第7章存储系统要点解析.ppt

第7章 存储系统 本章要点： 7.1 存储系统的层次结构 7.2 高速缓冲存储器（cache） 7.3 虚拟存储器 7.4 相联存储器 7.5 存储保护 7.1 存储系统的层次结构 目的：解决存储容量、存取速度和价格之间的矛盾。 方法：采用多级存储层次，以提高存储系统的整体性能。 “Cache--主存--外存” 是最典型的三级物理存储体系 （1）Cache 存放少量内存数据的副本，其速度很快，可与 CPU速度匹配。 （2）主存 能由CPU直接编程访问。运行的程序及处理数据 要放在主存中。 （3）辅存 存放需联机保存但暂不使用的程序与数据。 当要运行其中的程序时，先将其传到内存再运行 1、主存和高速缓存之间的关系 Cache引入: 为解决CPU和主存之间的速度差距，提高整机的运算速度，在CPU和主存之间插入的由高速电子器件组成的容量不大，但速度很快的存储器。 Cache特点 存取速度快，容量小，存储控制和管理由硬件实现 Cache-CPU-主存之间的关系 关系 Cache--主存之间的关系 假设主存储器的大小为2n个字节，共分成2m个块，每个块的大小为2b个字节，则： n=m+b 假设Cache中有2c个块，每个块的大小为2b个字节，则Cache的大小为2c+b个字节。 2、主存与辅存之间的关系 主存：(半导体存储器组成) 优：速度快 缺：容量受限，单位成本高, 断电丢失信息。 辅存：(光盘，磁盘) 优：容量大，信息长久保存，单位成本低. 缺：存取速度慢 CPU正在运行的程序和数据存放在主存暂时不用的程序和 数据存放在辅存。 辅存只与主存进行数据交换 7.2 高速缓冲存储器 1．高速缓存的组成: 小容量的SRAM和高速缓存控制器组成。 2．高速缓存的功能: 将CPU当前快要用到的部分数据块由主存复制到容量小、速度快的SRAM中，由SRAM向CPU直接提供它所需要的数据。 Cache存储器介于 CPU和主存之间，它的工作速度数倍于主存，全部功能由硬件实现。由于转换速度快，软件人员丝毫未感到Cache的存在，这种特性称为Cache的透明性。Cache内部是用同主存内部同样大小的块组成，故由于Cache存储容量小，所以块的数目少。 3．高速缓存工作原理 1）程序的局部性原理 时间局部性：如果一个存储单元被访问，则这个存储单元会再次被访问的概率很高。这是由于循环程序的执行，相应的数据要重复访问。 空间局部性：如果一个存储单元被访问，则这个存储单元及其相邻单元被访问的概率较高。这是由于程序的顺序执行时，一条指令和下一条指令在存储器中的位置是相邻或相近的。 对该原理的解释： 在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。 数据分布不如指令明显，但对数组的访问及工作单元的选择可使存储地址相对集中。 CPU与Cache之间的数据交换是以字为单位，而Cache与主存之间的数据交换是以块为单位，一个块是由若干字组成，是定长的。 在Cache中，每一块外加有一个标记，指明它是主存的哪一块的副本，所以该标记的内容相当于主存中块的编号。块内字节数与主存相同(如图7.2)。 cache的容量和块的大小是影响cache的效率的重要因素。通常用“命中率”来测量cache的效率。命中率指CPU所要访问的信息在cache中的比率，而将所要访问的信息不在cache中的比率称为失效率。 cache的存储容量不能太小，太小会使命中率太低； 也没有必要过大，过大不仅会增加成本，而且当容量超过一定值后，命中率随容量的增加将不会有明显地增长。 目前已达几百M字节。 2）Cache的读操作 当CPU发出读请求时，如果数据在Cache中(命中Hit)，就直接对Cache进行读操作，与主存无关；如果Cache不命中(Miss)，则仍需访问主存，并把该块信息一次从主存调入Cache。 替换算法： 在从主存读出新的字块调入cache存储器时，如果遇到cache存储器中相应的位置已被其他字块占有，那么就必须去掉一个旧的字块，让位于一个新的字块。这种替换应该遵循一定的规则，最好能使被替换的字块是下一段时间内估计最少使用的。这些规则称为替换策略或替换算法，由替换部件加以实现。 3）Cache的写操作与更新策略 写数据时，存在Cache与主存中内容一致的问题。 1) 写回法 　　当CPU写cache命中时，只修改cache的内容，而不立即写入主存；只有当此行被换出时才写回主存。 　　这种方法减少了访问主存的次数，但是存在不一致性的隐患。 　　实现这种方法时，每个cache行必须配置一个修改位，以反映此行是否被CPU修改过。 3）Cache的写操作与更新策略 写数据时，存在Cache与主存中内容一致