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真值表 卡诺图 BCD－七段显示译码器7448的逻辑图 一、可编程逻辑器件概述（PLD, Programmable Logic evice） PAL 可编程逻辑阵列 FPLA 现场可编程阵列逻辑 GAL 通用阵列逻辑 EPLD 可擦除的可编程逻辑器件 FPGA 现场可编程门阵列 ISP-PLD 在系统可编程的PLD 三、LSI中用的逻辑图符号 二、组合型可编程阵列逻辑PAL的结构 一. 专用输出结构 二. 可编程输入/输出结构 三. 寄存器输出结构 四. 异或输出结构 五. 运算反馈结构 4 通用逻辑阵列 GAL（了解） 1 电路结构形式 可编程“与”阵列 + 固定“或”阵列 + 可编程输出电路 OLMC 5 可擦除的可编程逻辑阵列EPLD 一、结构特点 相当于 “与-或”阵列（PAL） + OLMC 2 OLMC 二、PLD的发展和分类 PROM是最早的PLD PLD的结构、分类和内部电路表示方法 PLD的基本结构 PLD内部电路的简化画法 SPLD的分类 PLA及其应用 PLA的阵列结构 用PLA实现逻辑函数的基本原理是基于函数的最简与或表达式，故首先需要将逻辑函数化为最简与或表达式，然后根据最简与或表达式画出PLA的阵列图。 例 用PLA实现下列一组函数 化简 阵列图 用途：产生组合 逻辑电路 用途：组合逻辑电路， 有三态控制可实现总线连接 可将输出作输入用 用途：产生时序逻辑电路 时序逻辑电路 还可便于对“与-或”输出求反 数 据 传 输 方 式 0 1 1 0 发送 0 1 1 0 并行传送 0 1 1 0 串行传送 并-串转换：数据选择器 串-并转换：数据分配器 2.3.5数据选择和数据分配器 接收 0 1 1 0 在发送端和接收端不需要 数据 并-串 或 串-并 转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。 由地址码决定将输入数据Ｄ送给哪１路输出。 真值表 逻辑表达式 地址变量 输入数据 1、数据分配器 ( Data Demultiplexer ) 将 1 路输入数据，根据需要分别传送到 m 个输出端 一、1 路-4 路数据分配器 数据 输入 数据输出 选择控制 0 0 0 1 1 0 1 1 D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D Y0 Y1 Y2 Y3 1 A1 1 A1 D D A0 1 路-4 路 数据分配器 Y0 Y3 Y1 Y2 A1 真 值 表 函 数 式 逻辑图 真值表 逻辑表达式 地址变量 输入数据 由地址码决定从４路输入中选择哪１路输出。 4选1数据选择器 能够从多路数据输入中选择一路作为输出的电路 2、数据选择器 ( Data Selector ) 一、4 选 1 数据选择器 输 入 数 据 输 出 数 据 选择控制信号 A0 Y 4选1 数据选择器 D0 D3 D1 D2 A1 1. 工作原理 0 0 0 1 1 0 1 1 D0 D1 D2 D3 D0 0 0 D0 D A1 A0 2. 真值表 D1 0 1 D2 1 0 D3 1 1 Y D1 D2 D3 3. 函数式 一、4 选 1 数据选择器 3. 函数式 4. 逻辑图 1 ≥1 1 Y A1 1 A0 D0 D1 D2 D3 0 0 0 1 1 0 1 1 = D0 = D1 = D2 = D3 ╳ ╳ ╳ 二、集成数据选择器 1.8选1数据选择器 74151 74LS151 74251 74LS251 引 脚 排 列 图 功 能 示 意 图 VCC 地 1 3 2 4 5 6 7 8 16 15 14 13 12 11 10 9 74LS151 D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y S MUX D7 A2 D0 A0 A1 S Y Y …… 禁止 使能 1 0 0 0 0 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 1 0 1 0 0 1 1 1 0 0 1 0