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Xilinx简明教程
Xilinx HDL开发简明教程
cnliuxu@126.com
要点
先建项目文件夹，取名一般不用汉字和特殊字母，如seg_dyna
对于用HDL语言描述的电路，源文件有 *.v, *.vhd, *.ucf, 这些文件一般放在src文件夹
软件可用Synplify Pro，Xilinx ISE，Model_Sim
项目文件夹结构
Synplify Pro
运行Synplify Pro，File(New Project
选中新建的Proj，File(Save As …，选定文件夹并确定新名称，
选中按右键可以更改Implementation名称并移动文件夹，
一定要确认Implementation Options…，特别是Device，还有Constraints
加入HDL源文件，注意顶层文件在最后
可按Run，如有问题请解决，双击源文件可编辑，编辑器可在Options-Editor Options…设置，Run的结果在XC95288XL文件夹中，文件 *.edf是最终网络表，可用文本编辑器查看
成功后Options(Xilinx(Start ISE Project Navigator，自动进入Xilinx ISE
Xilinx ISE
运行Project Navigator，File(New Project，选定文件夹并确定名称，选择EDIF
选定XC95288XL\*.edf文件..\src\*.ucf文件，Copy沟选可去掉
选中 edf文件，在Processes for Source(Generate Programing(Rerun All
成功则生成*.jed文件，在文件夹XC95288XL\seg_dyna中，可改名备份，或在Processes for Source(Configure Device (iMPACT)(Run
iMPACT可单独运行，即不需要Project Navigator环境
iMPACT
在运行iMPACT前要用下载线将目标板与电脑连接，目标板上电，才可运行: Boundary-Scan Mode (Automatically connect to Cable…(选择 jed文件，在文件夹XC95288XL\seg_dyna中，右键Program…，下载完成
ModelSim
（待续）
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