第9章FPGA可编程逻辑器件要点分析.ppt

表1.9 Cyclone器件支持的通信协议 E1和E3是欧洲数字传输标准；T1和T3是相应的北美数字传输标准；SONET/SDH是光纤上的数字传输标准。 5锁相环的实现 Cyclone器件内置最多2个增强型锁相环，可给用户提供高性能的时钟管理能力，如频率合成、可编程移相、片外时钟输出、可编程占空比、失锁检测以及高速差分时钟信号的输入和输出等。 6 支持Nios?Ⅱ系列嵌入式处理器 Cyclone 器件可以实现Nios?Ⅱ嵌入式处理器，而且只占用不到600个逻辑单元(LE)，因此在含多达20260个LE的最大Cyclone器件中，可以将多个Nios?Ⅱ处理器集成到一个Cyclone器件中。 Nios?Ⅱ系列嵌入式处理器以第一代Nios处理器为基础，提供三种内核来满足嵌入式处理器的应用。设计者可以从高性能内核(超过200 DMIPS )、低成本内核和性价比平衡的标准内核中进行选择。 7. 配置方案 串行配置器件系列包括EPCS1和EPCS4两个产品，分别提供1 Mb和4 Mb的存储容量。该配置器件在保证低成本的同时还具备在系统编程(ISP)能力和多次编程能力，且具有包括ISP和Flash存储器访问接口等特性，8引脚小外形封装，增加了在低价格、小面积应用领域的使用机会。 图1.28 串行配置器件 1.3 CycloneⅡ器件 主要特性 2005年开始推出，90nm工艺，1.2v内核供电，属于低成本FPGA，性能和Cyclone相当，提供了硬件乘法器单元 Cyclone?Ⅱ器件可提供4?608到68?416个逻辑单元(LE)，包括了嵌入式18×18位乘法器、专用外部存储器接口电路、4?Kb嵌入式存储器块、锁相环(PLL)和高速差分I/O等功能。 1.4 Stratix器件 主要特点 altera大规模高端FPGA，2002年中期推出，0.13um工艺，1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。 高性能的Stratix器件架构由纵向逻辑阵列块(Logic Array Block, LAB)、TriMatrix存储块、数字信号处理(DSP)块、锁相环(Phase-Locked Loop，PLL)和I/O单元构成，如图1.36所示。速度优化的内部互连线和低偏移时钟网络为这些结构之间的时钟和数据信号提供连接。 图1.36 Stratix器件架构 1.5 StratixⅡ 器 件 Stratix的下一代产品，2004年中期推出，90um工艺，1.2v内核供电，大容量高性能FPGA 。Stratix?Ⅱ器件采用了创新性的逻辑结构，和上一代Stratix FPGA相比，平均性能快50%，逻辑容量增加了一倍，具有多达180 K个等效逻辑单元(LE)和9 Mb的RAM，而成本比上一代FPGA大大降低 1.6 Stratix GX系列 Stratix GX器件基于Altera的Stratix体系，融合最快的FPGA架构和高性能的数千兆位收发器技术，具有多达20个、高达3.125 Gbps的全双工收发器通道，满足了高速背板和芯片至芯片通信的需求。 主流芯片选型指导： 1.主流PLD产品： MAXII：新一代PLD器件，0.18um falsh工艺，2004年底推出，采用FPGA结构,配置芯片集成在内部，和普通PLD一样上电即可工作。容量比上一代大大增加，内部集成一片8Kbits串行EEPROM，增加很多功能。MAXII采用2.5v或者3.3v内核电压，MAXII G系列采用1.8v内核电压。 简评：性价比不错，未来几年主流器件，推荐使用，不过MAXII容量较大，对于只需要几十个逻辑单元的简单逻辑应用，建议使用小容量的EPM3000A系列芯片 MAX II 器件家族 ?Feature EPM240/G EPM570/G EPM1270/G EPM2210/G 逻辑单元 (LE) 240 570 1,270 2,210 等效宏单元（Macrocell） 192 440 980 1,700 最大用户IO 80 160 212 272 内置Flash大小(bit) 8K 8K 8K 8K 管脚到管脚延时(ns) 3.6-4.5 3.6-5.5 3.6-6.0 3.6-6.5 2.主流FPGA Altera的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Startix，StratixII等，用户可以根据自己实际应用要求进行选择。 在性能可以满足的情况