5分频器的设计.docVIP

安 康 学 院 HDL数字系统课程设计报告书 课题名称： 占空比为1:1的奇数分频器设计 姓 名： 学 号： 院 系： 专 业： 指导教师： 时 间： 一、设计任务及要求： 1、设计任务： 设计一个占空比为1：1的奇数分频器逻辑电路。 2、要 求： 1、设计分频器的分频系数为5。 2、设计分频器占空比为1:1。 3、设计分频器为5分频器。 4、设计分频器输入信号：时钟信号CLK。 5、设计分频器输出信号：5分频信号div5。 指导教师签名： 年 月 日 二、指导教师评语： 指导教师签名： 年 月 日 三、成绩评定： 指导教师签名： 年 月 日 四、教研室意见： 系部盖章： 年 月 日 设计项目成绩评定表 设计报告书目录 一、设计目的 1 二、设计思路 1 三、设计过程 1 3.1、系统方案论证 1 3.2、程序代码设计 2 四、系统调试与结果 4 五、主要元器件与设备 5 六、课程设计体会与建议 5 6.1、设计体会 5 6.2、设计建议 6 七、参考文献 6 一、设计目的 1、了解EDA软件在电子设计当中的重要作用。 2、熟悉并掌握QuartusⅡ开发软件的基本使用方法。 3、运用ModelSim软件对分频器进行仿真测试。 二、设计思路 对于实现一个占空比为1:1的5倍奇数分频，首先经过上升沿触发进行模5计数，计数选定到2进行输出时钟翻转，然后经过4再次进行翻转得到一个占空非1:1奇数5分频时钟。再者同时进行下降沿触发的模5计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟翻转，同样经过4时，输出时钟再次翻转得到占空比非1:1的5分频时钟。两个占空比非1:1的5分频时钟进行相或运算，得到占空比为1:1的5分频时钟。 要设计占空比为50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始的占空比为(n-1)/2n的分频器A，B。将A与B相或结果就是占空比为50%的奇数倍分频器。因为A,B产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B相对A来说可以说是延时了半个时钟，那么A与B进行或运算，则结果的高电平持续时间增加了半个时钟周期，而低电平持续时间则减少了半个时钟周期。因此占空比达到50%。奇数（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。 得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，module div_5 ( clkin,clkout ); input clkin; output clkout; reg [2:0] step1, step2; always @(posedge clkin ) begin case (step1) 3b000: step1=3b001; 3b001: step1=3b011; 3b011: step1=3b100; 3b100: step1=3b010; 3b010: step1=3b000; default:step1=3b000; endcase end always @(negedge clkin ) begin case (step2) 3b000: step2=3b001; 3b001: step2=3b011; 3b011: step2=3b100; 3b100: step2=3b010; 3b010: step2=3b000; default:step2=3b000; endcase end assign clkout=step1[0]|step2[0]; endmodule 测试模块： `timescale 1 ps/ 1 ps module div_5_vlg_tst(); reg eachvec; reg clkin; wire clkout; div_5 i1 ( .clkin(clkin), .clkout(clkout) ); initial begin clkin=0;