《电子实习2》_基于FPGA多功能数字钟设计.docVIP

江苏科技大学南徐学院 Jiangsu university of science and technology nanxu college 《电子实习2》 基于FPGA多功能数字钟设计 姓 名：…… 学 号：….. 班 级：….. 指导教师：… 提交日期：2012 年 3 月 摘??? 要 本文介绍了利用EDA技术自顶向下的设计方法,提出了一个多功能数字钟的设计方案,采用VerlogHDL语言设计了数字钟系统的各个模块,在QuartusII开发平台下进行了编译、仿真、下载,实现了基本计时显示和设置、调整时间、闹钟和秒表功能。VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写,意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计,它有独特的作用。它的硬件描述能力强,能轻易的描述出硬件的结构和功能。这种语言的应用至少意味着两种重大的改变：电路的设计竟然可以通过文字描述的方式完成；电子电路可以当作文件一样来存储。随着现代技术的发展,这种语言的效益与作用日益明显,每年均能够以超过30%的速度快速成长。 本文介绍一种基于FPGA的数字时钟设计方法简要介绍了VHDL语言的一些基本语法和概念后,进一步应用VHDL,在MAX+plusII 的环境下设计一个电子钟,最后通过仿真出时序图实现预定功能。电子钟的时间显示用到了七段数码管(或称七段显示器)的电路设计,内部的时间控制输出则用到了各种设计,包括：时钟分频模块、计时模块、按键模块和显示模块四个部分。  引言 VHDL语言是一种标准化的硬件描述语言。设计者可以通过它编写代码,然后用模拟器验证其功能,再将设计代码综合成门级电路,最后下载到可编程逻辑器件(CPLD,FPGA)中来实现一个设计。由于VHDL语言具有支持大规模设计和再利用已有设计等优点[1],因此使用VHDL语言来设计数字VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器；而FPGA是特殊的ASIC芯片，与其它的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。 在控制系统中，键盘是常用的输入设备，系统应当根据键盘的输入来完成相应的功能。因此，按键信息输入是与软件结构密切相关的过程。根据键盘结构的不同，采用不同的编码方法，但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。[1] 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些都是以钟表数字化为基础的。因此研究数字钟以及扩大其应用有着非常现实的意义。 2.总体方案设计 2.1项目设计要点 （1）以数字形式显示时、分、秒； （2）小时记数为24小时进制 （3）分秒进制为60进制 （4）扩展功能：定时闹钟、整点报时 2.2 方案论述 系统组成框图，如下图所示： 主体电路 电路的两种工作状态如下图所示：1.为正常时钟模块 2.设置时间模块 控制按键用来选择是正常计数还是调整时间并决定调整时、分、秒； 置数按键按下时，表示相应的调整块要加一；基准时钟是1HZ；计数器是对1HZ的频率计数；动态显示模块是对计数器的计数进行译码，送到数码管进行显示 。 2.3 软件介绍 本设计采用Quartus II软件编写所需程序。Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉