硬件描述语言层次化设计.docVIP

电子设计自动化实验 名 称 实验三 硬件描述语言层次化设计 姓 名 *** 专 业 电子信息工程2班 学 号 日 期 2014年11月3日 指导老师 邱应强 华侨大学信息科学与工程学院 实验设计： （一）. 4位十进制计数器 VHEL文本编码设计输入： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sy2 is port (CLK,CLR,ENA:in std_logic; CQ:out std_logic_vector(3 downto 0); CARRY_COUT:out std_logic); End sy2; architecture behav of sy2is begin process(CLK,CLR,ENA) variable CQI:std_logic_vector(3 downto 0); begin if CLR=1 then CQI:=(others=0); elsif CLKevent and CLK=1 then if ENA=1 then if CQI9 then CQI:=CQI+1; else CQI:=(others=0); end if; end if; end if; if CQI=9 then CARRY_COUT=1; else CARRY_COUT=0;end if; CQ=CQI; end process; end behav; 编译结果： 原理图： 波形仿真： 硬件验证： 未进行硬件测试； （二）．测频控制器 VHEL文本编码： LIBRARY IEEE; --4位锁存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY CPQ IS PORT ( Load : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END CPQ; ARCHITECTURE behav OF CPQ IS BEGIN PROCESS(Load, DIN) BEGIN IF LKEVENT AND Load = 1 THEN DOUT = DIN; END IF; END PROCESS; END behav; 编译结果： 原理图： 波形仿真： 硬件验证： 未进行硬件测试； （三）．4位锁存器 VHEL文本编码： LIBRARY IEEE; --4位锁存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY SCQ4 IS PORT ( LK : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END SCQ4; ARCHITECTURE behav OF SCQ IS BEGIN PROCESS(LK, DIN) BEGIN IF LKEVENT AND LK = 1 THEN DOUT = DIN; END IF; END PROCESS; END behav; 编译结果： 原理图： 波形仿真： （四）．4位十进制频率计: VHEL文本编码设计输入： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY sy3 IS PORT(FSIN,CLKK:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)