第十五~十六次课 同步时序电路设计.ppt

同步时序逻辑电路设计举例 例1、按下面状态图设计同步时序电路。 例1、按下面状态图设计同步时序电路。 解：1）根据状态数确定触发器的数目：由状态图知，其每个状态有两个数码，故用两个触发器，其状态可用Q1，Q0表示； 2）根据状态图列出状态表：列表时将自变量的所有组合全部列出来，其中Q1nQ0n=01的次态为不确定，其输出可看作任意项处理。 1 0 0 1 1 1 0 1 1 0 1 1 D d d 1 0 1 0 0 1 0 0 1 0 1 1 1 1 0 0 0 1 0 1 0 d D D 1 0 0 0 0 0 0 0 0 z Q0n+1 Q1n+1 Q0n Q1n X d d d 3）选择触发器并确定各触发器的输入方程 根据上面状态表画出Q1n+1、Q0n+1、z的卡诺图如下： 根据上面的卡诺图可写出触发器的次态方程为： 假设选择JK触发器，则将上式与JK触发器的特征方程进行比较可得其驱动（激励）方程为： J0=xQ1n 　 K0=x J1=x　　　K1=xQ0n z 在上面的卡诺图的化简中，其结果不是唯一的，也可以有其它的化简结果，其化简的原则是其使用的逻辑门尽可能少、连线最少。 4）求输出函数 由上面的卡诺图可写出输出函数为： z=xQ0n 5）画出逻辑图。 6）检查该电路是否可以自启动。 在该设计中状态01没有出现，须验证该状态能否进入有效的循环。将x为0和1及状态01分别带代入上面各触发器的次态方程，如下： Q1nQ0n=01、x=0时，z=0， Q1n+1Q0n+1=01，状态不变。 Q1nQ0n=01、x=1时，z=1， Q1n+1Q0n+1=10，状态转移。 从图上可看出该电路可以实现自启动，故设计是可行的。 1 建立原始状态图 例2、设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。 状态化简 2 状态分配 3 已经最简。 已是二进制状态。 4 选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出方程： 状态方程 不化简，以便使之与JK触发器的特性方程的形式一致。 比较，得驱动方程： 电路图 5 检查电路能否自启动 6 将无效状态111代入状态方程计算： 电路有一个无效状态111，将该状态代入状态方程得其次态为000。说明一旦电路进入无效状态时，只要经过一个计数脉冲CP，电路变进入有效状态000。因此，该电路具有自启动能力。 例3. 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X：101100111011110 输出Y：000000001000110 1 建立原始状态图 S0 S1 S2 S3 设电路开始处于初始状态为S0。 第一次输入1时，由状态S0转入状态S1，并输出0； 1/0 X/Y 若继续输入1，由状态S1转入状态S2，并输出0； 1/0 如果仍接着输入1，由状态S2转入状态S3，并输出1； 1/1 此后若继续输入1，电路仍停留在状态S3，并输出1。 1/1 电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。 0/0 0/0 0/0 0/0 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。 状态化简 2 状态分配 3 所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。 S0=00S1=01S2=10 4 选触发器，求时钟、输出、状态、驱动方程 输出方程 状态方程 选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取： 比较，得驱动方程 电路图 5 检查电路能否自启动 6 将无效状态11代入输出方程和状态方程计算： 电路能够自启动 例4、设计一个脉冲序列为10100的序列脉冲发生器。 解：1）根据设计要求设定状态、画出状态转移图。 由于串行输出Y的脉冲序列为10100，故电路应有5个状态，即N=5。分别用S0，S1，……，S4表示。输入第一个时钟脉冲CP时，状态由S0转到S1，输出Y=1；输入第二个时钟脉