数字电路 第8章(可编程逻辑器件).ppt

包含： MAX 7000S MAX 7000AE MAX 7000B 系列器件 MAX7000的结构 MAX 7000S 主要特征 MAX 7000S 主要特征： 基于Altera的MAX架构的CPLD器件 32 － 256 宏单元 600 － 5,000 可用门 每个宏单元可支持多达32个乘积项输出 EEPROM编程配置 可设置加密位 支持不同的核心工作电压(5V)与I/O接口电压(3.3V) 支持漏级开路输出 通过标准的 JTAG 接口实现在系统编程 (ISP) 器件各部分编号解释 EPM7128STC100-7 EPM = 家族标识 (可擦除可编程MAX器件） 7128S= 器件类型 (128 = 单元数量) T = 封装类型 (L = PLCC, T = TQFP...) C = 使用环境 (商业Commercial,工业Industrial) 100 = 引脚数量 (number of pins on the package) -7 = 速度级别( ns ) 速度级别后可能还有后缀 (作为特殊器件的特征) EPM7064SLC44-5 是使用在商业环境、44 引脚、PLCC 封装、速度级别是5 ns 的CPLD器件。 MAX 7000S 系列器件与封装形式 PLCC封装：塑料有引线芯片载体封装，(Plastic Leaded Chip Carrier) PQFP封装：塑料方型扁平封装(Plastic Quad Flat Package) TQFP封装：小型方型扁平封装(Tiny Quad Flat Package) BGA封装：球栅阵列封装(Ball Grid Array Package) 1、MAX 7000S/AE/B LAB GCLK1 GCLk2 OE1 GCLRn PIA I/O Control Block I/O Control Block 6 to 12 I/O pins 6 to 12 I/O pins Macrocells 1 to 8 Macrocells 9 to 16 LAB A 6 to 12 16 36 6 to 12 Macrocells 33 to 40 Macrocells 41 to 48 LAB C 6 to 12 16 36 6 to 12 I/O Control Block I/O Control Block 6 to 12 I/O pins 6 to 12 I/O pins Macrocells 49 to 56 Macrocells 57 to 64 LAB D 6 to 12 16 36 6 to 12 Macrocells 17 to 24 Macrocells 25 to 32 LAB B 6 to 12 16 36 6 to 12 6 to 12 6 to 12 6 to 12 6 to 12 6 Output Enables 6 Output Enables 6 6 LAB之间通过可编程连线阵列(PIA)和全局总线连接在一起。 每个LAB由16个宏单元的阵列组成 2．宏单元 逻辑阵列 MAX7000系列中的宏单元 乘积项选择矩阵 可编程寄存器 逻辑阵列实现组合逻辑，可以给每个宏单元提供5个乘积项。 可被单独地配置为时序逻辑和组合逻辑 “乘积项选择矩阵”分配这些乘积项作为到或门和异或门的主要逻辑输入，以实现组合逻辑函数。或者把乘积项作为宏单元中寄存器的辅助输入：清零、置位、时钟、时钟使能控制。 “共享扩展”乘积项经非门反馈到逻辑阵列中 “并行扩展”乘积项，从邻近宏单元借位而来。 可配置寄存器可以单独地被配置为带有可编程时钟控制的D,T,JK或RS触发器工作方式，亦可以将寄存器旁路掉，实现组合逻辑工作方式。 全局时钟信号：该模式能够实现最快的时钟到输出性能，这时全局时钟输入直接连接向每一个寄存器的CLK端。 全局时钟信号由高电平有效的时钟信号使能：这种模式提供每个触发器的时钟使能信号，由于仍使用全局时钟，输出速度较快。 用乘积项实现一个阵列时钟：触发器由来自隐埋的宏单元或I/O引脚的信号进行钟控，其速度稍慢。 可编程寄存器的3种时钟输入模式： 3．扩展乘积项 共享扩展乘积项结构 每个LAB有十六个共享扩展项。共享扩展项由每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享。 共享扩展乘积项 并联扩展项馈送方式 并联扩展项 并联扩展项是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。使用并联扩展项，允许最多20个乘积项直接送到宏单元的“或”逻辑，其中五个乘积项由宏单元本身提供，15个并联扩展项是从同一个LAB中邻近宏单元借用。当需要并联扩