第二章FPGACPLD结构与应用.pptVIP

被动并行同步（ PPS） 只有较老的器件支持这种模式，如APEX20K、Mercury、ACEX1K和FLEX10K。可由智能主机（如微处理器和CPLD）来配置。在做PPS配置时， FPGA配置数据从存储器中读出，写入到FPGA的DATA[7:0]输入接口上。在第一个DCLK时钟信号的上升沿处，将一个字节的数据锁存到FPGA中，然后由随后的8个DCLK时钟的下降沿将该字节数据一位一位移到FPGA中。 被动并行异步（PPA） 只有Stratix 系列、APEX‖、APEX20K、Mercury、ACEX1K和FLEX10K支持。可由智能主机（如微处理器和CPLD）来配置。在做PPA配置时， FPGA被配置控制器当作一个异步存储器。在作PPA配置时， FPGA配置数据从存储器中读出，写入到FPGA的DATA[7:0]输入接口上。在配置过程由一些异步控制信号来控制。 PPA配置方式 被动串行异步（ PSA ） 只有FLEX6000支持。可由智能主机（如微处理器和CPLD）来配置。在做PSA配置时，FPGA配置数据从存储器中读出，写入到FPGA的DATA0输入接口上。在配置过程由一些异步控制信号来控制。 JTAG配置方式 使用JTAG进行配置可以使用Altera的下载电缆，或者通过智能主机模拟JTAG的时序来进行配置；JTAG接口由四个必须的信号TDI、TDO、TMS和TCK，以及一个可选的TRST构成。 TDI：用于测试数据的输入 TDO：用于测试数据的输出 TMS：模式控制管脚，决定了JTAG电路内部的TAP状态机的跳转。 TCK：测试时钟，其它信号都必须与之同步 TRST：可选信号，如果JTAG电路不用，可以将其连到GND CPLD和FPGA的编程与配置 10芯下载口 上图接口各引脚信号名称 CPLD的ISP方式编程 图 CPLD编程下载连接图 TCK、TDO、TMS、TDI为CPLD的JTAG口 对CPLD编程 图 多CPLD芯片ISP编程连接方式 CPLD的ISP方式编程 图 多FPGA芯片配置电路 图 FPGA的配置电路原理图 OTP配置器件： EPC1441、EPC1、EPC1213等 FPGA配置器件 EPC2器件 EPC2的编程口 模式选择 FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS。在实用系统中，多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中fpga配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。  FPGA的配置过程 在FPGA的配置之前，首先要借助于FPGA开发系统，按某种文件格式要求描述设计系统，编译仿真通过后，将描述文件转换成FPGA芯片的配置数据文件。选择一种FPGA的配置模式，将配置数据装载到FPGA芯片内部的可配置存储器（ SRAM单元），FPGA芯片才会成为满足要求的芯片系统。 FPGA的配置流程包括复位、芯片配置芯片初始化、等几个过程。 管芯尺寸比较 Altera EPF10K100A 相对管芯尺寸： 1.0 0.35 μ工艺 4,992个逻辑单元(LE) 12 个EAB Xilinx XC4062XL 相对管芯尺寸： 1.91 0.35 μ工艺 相当于4,608个逻辑单元(LE)* 没有EAB Altera EPF10K100E 相对管芯尺寸： 0.6 0.25 μ工艺 4,992个逻辑单元(LE) 12 个EAB 工艺改进促使供电电压降低 5.0 V 3.3 V 2.5 V 1.8 V 崩溃电压 供电电压 FPGA/CPLD多电压兼容系统 内核电压 3.3V、 2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入 输出电位 标准 Vccio 资料来源：美国Altera公司 5.0 V 3.3 V 2.5 V 1.8 V 初始设计百分比 FPGA/CPLD不同芯核电压器件流行趋势 FPGA/CPLD生产商 ALTERA FPGA： FLEX系列：10K、10A、10KE，EPF10K30E ACEX系列：1K系列 EP1K30、EP1K100 Cyclone系列：EP1C3、EP1C6、EP1C20 Cyclone II系列：EP2C5 Stratix II GX系列、Stratix III系列 CPLD： MAX7000/S/A/B系列：EPM7128S MAX3000系列、MAX II