FPGA设计及应用 第三版 作者 褚振勇 第5-8章_ 第7章.pptVIP

图7.19 同步化任意非同源时钟 7.3.6 时钟网络问题 　　这里以Altera公司的STRATIX-EP1SF780C7芯片为例，来说明利用内嵌锁相环设计时钟网络时需要注意的问题。该芯片具有六个内嵌锁相环，分别为四个快速型锁相环PLL1、PLL2、PLL3、PLL4和两个增强型锁相环PLL5、PLL6，其输入时钟和输出时钟管脚都是特定的，不能用一般的IO口来代替锁相环的时钟输入和输出端口，更不能将快速型的输入输出端口和增强型的输入输出端口交叉使用，但是不用的锁相环输出端口可以用作一般的IO端口。FPGA芯片内部通过分配的管脚来识别是快速型锁相环还是增强型锁相环，以及是哪一个快速型或者增强型锁相环。在QuartusⅡ仿真平台下，输入“Altpll”就可以将内嵌锁相环调出，然后通过向导设置一些基本参数，如选用的芯片系列和类型、输入时钟频率、分倍频比、使用的锁相环类型、输出时钟端口等，就可以用该锁相环产生需要的时钟频率。 　　无论是快速型锁相环还是增强型锁相环，其分倍频系数都有一定范围，如果分倍频比参数超出这个范围，锁相环就不能工作。根据已知的输入时钟和需要得到的输出时钟可以计算出分倍频比，实际设计时这个分倍频比很可能不在内嵌锁相环所规定的分倍频系数范围内，这时就需要利用几个锁相环来完成时钟网络的设计。 　　假设时钟网络的分倍频比为　　　　　　，但是这一分倍频比不能满足内嵌锁相环的要求，于是可将其分解为： 其中分倍频比　　　　　　　　均满足内嵌锁相环的要求。这时可以用两个快速型和一个增强型锁相环分别执行　　　　　分倍频操作，以完成上述时钟网络的设计。由于FPGA芯片内部锁相环设计中存在一些约束条件，如快速型锁相环和增强型锁相环不能在片内互连，增强型锁相环之间也不能在片内互连，因此可将二个快速型锁相环级联的输出端和增强型锁相环的输入端通过芯片的I/O引脚引出，并在芯片外部硬件相连，如图7.20所示。 图7-20 锁相环的片外连接 7.4 建立和保持时间 　　1．建立和保持时间 　　图7.21 建立时间和保持时间“建立时间”定义为在时钟跳变前数据必须保持稳定(无跳变)的时间。“保持时间”定义为在时钟跳变后数据必须保持稳定的时间，如图7.21所示。每一种具有时钟和数据输入的同步数字电路都会在技术指标表中规定这两种时间。 　　数据稳定传输必须满足建立和保持时间的要求，否则输出数据就可能有错误，或变得不稳定。在FPGA设计中，应对信号的建立和保持时间做充分考虑，尽量避免在数据建立时间内或其附近读取数据。对于级联的功能模块或者数字逻辑器件，后一模块或器件的工作时钟一般取前一模块或器件工作时钟的反相信号，这样就可以保证时钟的边沿位于数据的保持时间内。 图7.21 建立时间和保持时间 　　TimeQuest通过比较不同的到达时间要求，来判断“建立时间”和“保持时间”是否满足条件，进行“建立时间”和“保持时间”的检查。确保时间信号不能太迟也不能太早到达目标寄存器。 　　2．发射沿和锁存沿 　　TimeQuest中，时钟“发射沿”定义为在一个寄存器到寄存器的路径中激活源寄存器的时钟沿，“锁存沿”定义为激活目标寄存器并捕获数据的时钟沿，如图7.22所示。图中CLKA的第一个上升沿为“发射沿”，CLKB的第二个上升沿为“锁存沿”。TimeQuest Timing Analyzer中使用约束条件可以定义这个边沿关系。TimeQuest可以通过分析时序路径中发射沿和锁存沿之间的延迟来测量设计的性能。 图7.22 发射沿和锁存沿 　　3．数据和时钟到达时间 　　TimeQuest中，“数据到达时间”定义为对应数据的时钟到达一个寄存器D引脚的时间，“时钟到达时间”定义为对应的时钟信号到达一个寄存器时钟引脚的时间，如图7.23所示。数据到达时间的公式为：发射边沿?+Tclk1+μTco+Tdata；时钟到达时间的公式为：锁存边沿+Tclk2。TimeQuest沿每个时序路径分析数据和时钟的到达时间。 图7.23 数据与时钟到达时间 7.5 冒 险 现 象 　　信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出状态不确定，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。如果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。 　　图7.22给出了一个逻辑冒险的例子，从图7.23的仿真波形可以看出，“A、B、C、D”四个输入信号的高低电平变换不是同时发生的，导致输出信号“OUT”出