《7高速PCB设计-emc_part7》.pptVIP

Signal Integrity 、EMC High Speed PCB Design Part4 PCB的电磁兼容设计 第四部分 PCB的电磁兼容设计 影响EMC的原因及改善措施 高速印制板的硬件设计与仿真 高速印制板的电源设计 PCB的电磁兼容设计原则 PCB的抗电磁干扰设计原则 PCB的元器件选择原则 PCB的元器件布局原则 PCB的布线原则 模拟/数字混合电路PCB的设计原则 PCB设计时的电路措施 PCB的可测试性设计原则 旁路与去耦 电路的谐振 电容的物理特性 电容的计算和选取 电容的布局 屏蔽原理及其应用 PCB的电磁兼容设计实践 分割 PCB走线 多层PCB的电磁兼容设计 高速PCB的电磁兼容设计 PCB的抗电磁干扰设计原则 去耦电容设计 放置在每个集成电路的电源和地之间 为集成电路的储能电容 旁路掉该器件得高频噪声 电源输入端跨接10---100uf的电解电容，大的更好 每10片左右的集成电路要加一片充放电电容，或称为储放电容，大小为10uf左右 引线式电容适用于低频电路，表贴式电容由于寄生电感小更适用于高频电路 每个集成电路芯片都应布置一个0.01uf的陶瓷电容，如空间不够，可以每4—8个芯片布置一个1—10uf的胆电容 对于抗噪声能力弱、关断时电源变化大的器件，如ram、rom存储器件，应在电源和地线之间接入高频去耦电容 PCB的抗电磁干扰设计原则 去耦电容设计 电容之间不要共用过孔，可以考虑打多个过孔接电源/地，电容的过孔要尽量靠近焊盘 去耦电容的引线不能太长，尤其是高频旁路电容不能带引线。 PCB的抗电磁干扰设计原则 其他通用设计规则 尽量采用45°折线而不是90°折线，以减小高频信号对外的发射与耦合 设计中可以采用串联一个电阻的方法来降低控制电路上下沿的跳变速率 石英晶振的外壳一般应接地，在石英晶振和对噪声特别敏感的元器件下面不要走线。 闲置不用的门电路输出端不要悬空，闲置不用的运放正输入端要接地，负输入端要接输出端。 时钟线垂直于I/O线比平行于I/O线干扰小。 尽量让时钟信号电路周围的电势趋于0 ，采用地线将时钟线圈起来，同时时钟线要尽量短。 PCB的抗电磁干扰设计原则 其他通用设计规则 I/O驱动电路尽量靠近PCB的边缘，同时总线、时钟和片选信号等要尽量远离I/O线和接插件。 PCB的任何信号都不要形成环路，如果不能避免，则应使其环路面积尽量小。 对于高速PCB电路，电容的分布电感和电感的分布电容都不可忽略。 功率线、交流线和信号线尽量布在不同的板上。如果需要布在同一板上，也要分开走线。 Cmos的输入阻抗高，易受感应，对其未使用的引脚应通过电阻接地或接电源。 PCB的抗电磁干扰设计原则 其他通用设计规则 接触器、继电器、按钮等操作时会产生很大的火花放电，须采用RC电路来吸收放电电流。一般R取1—2K Ω，C取2.2---4.7uF。 PCB中的数据总线、地址总线和控制总线加10KΩ左右的上拉电阻，有利于抗干扰。它们的走线要尽量短，且长短要一致。 数字电路中采用全译码比线译码具有更强的抗干扰性。 元器件不使用的引脚可以通过上拉电阻来接电源或与使用的引脚并接。 多层PCB中的相邻层走线要相互垂直，以防止相互干扰。 发热的元器件（功率电阻）应避开温度敏感器件（电解电容），以保证电路的稳定性。 PCB的抗电磁干扰设计原则 PCB的元器件选择原则 基本电路元件 对于有引脚的元件，它在高频时将形成一个小电感，具体的电感值大概是1（nH/mm）/引脚；引脚的末端也会产生一个小的电容性的效应，大约有4pf；故设计时应尽量减小引脚的长度。 表贴式元件的寄生效果小一些，其典型值为0.5nH的电感和0.3pf的电容。 关于电阻 表贴电阻优于有引脚电阻 有引脚的电阻的选择顺序为：碳膜、金属膜、线绕电阻 关于电容 优先选择表贴式电容 电容形式一般是铝、胆电解电容和陶瓷电容。铝电解电容主要用于电源部分；芯片附近以使用胆电容、陶瓷电容为主。 不同电容的频率响应特性：铝、胆电解电容适用于低频终端，主要是存储器和低频滤波器领域：中频范围陶瓷电容比较合适，常用于去耦电路和高频滤波；特殊的低损耗陶瓷电容和云母电容适合于甚高频电路和微波电路的应用。 PCB的抗电磁干扰设计原则 PCB的元器件选择原则 基本电路元件 关于电容 按照应用功能，可将电容划分为：旁路电容、去耦电容、储能电容 旁路电容的主要功能是提高系统配电的质量，降低在PCB上从元器件电源、地引脚转移出无用的共模射频能量。它通过产生交流旁路来消除无用的能量，降低元器件的EMI分量，同时提供滤波功能。 去耦电容的主要功能是为芯片提供一个局部的直流电源给有源器件，消除高频开关噪声的影响。旁路和去耦电容都应尽可能地放置在电源的输入处，以利于消除高频噪声。 储能电容的主要功