EDA技术项目加法器电路设计.pptVIP

项目四 加法器电路的设计 学习目标 能使用VHDL基本语句设计半加器、全加器电路 能在Max+PlusII软件平台上调试半加器、全加器电路程序，并进行功能仿真 能在EDA实验系统上进行硬件验证测试 能在Max+PlusII软件平台上使用原理图输入设计方法设计半加器、全加器电路，并进行编译调试与功能仿真 能在EDA实验系统上进行硬件验证测试 主要内容 元件例化语句及其应用 使用VHDL基本语句设计半加器、全加器电路 在Max+PlusII软件平台上半加器、全加器电路VHDL程序的调试与功能仿真 在EDA实验系统上半加器、全加器电路引脚锁定、下载与硬件验证测试 在Max+PlusII软件平台上使用原理图输入设计方法设计并编译调试半加器、全加器电路 在EDA实验系统上半加器、全加器电路引脚锁定、下载与硬件验证测试 VHDL的层次化设计与元件声明 component 及元件例化（instantial）语句 1、层次化设计 一个低层次设计在被例化前必须有一个元件声明。 ENTITY exam is PORT ea, eb :IN STD_LOGIC_VECTOR 3 DOWNTO 0 ; ey : OUT STD_LOGIC ; END exam ; ARCHITECTURE exam_arch OF exam IS COMPONENT compare PORT a : IN STD_LOGIC_VECTOR 3 DOWNTO 0 ; b : IN STD_LOGIC_VECTOR 3 DOWNTO 0 ; y : OUT STD_LOGIC ; END COMPONENT; --元件声明 BEGIN u1 : compare PORT MAP ea, eb, ey ; --元件例化 END exam_arch ; 层次化设计的优点： 在一个设计组中，各个设计者可独立地以不同的设计文件设计不同的模块元件。 各个模块可以被其他设计者共享，或备以后使用。 层次设计可使系统设计模块化，便于移植，复用。 层次设计可使系统设计周期更短，更易实现。 原理图/VHDL设计方法之比较 1、输入方式不同 VHDL: File- new- text editor file 原理图: File- new- graphic editor file 2、 VHDL需要编程技能，原理图只需要绘图； 3、原理图比VHDL直观、形象，更接近实际电路； 4、对于复杂电路，VHDL设计更简单。 原理图设计方法 1、新建： File- new- graphic editor file 2、保存： File- save as… 后缀名为：gdf 3、设计输入和编辑 （1）在工作区双击左键，在弹出的窗口中输入元件名或端口名； （2）调整端口和元件的位置，然后连线； （3）对端口进行重命名； 4、编译…… 3、信号说明 电子硬件系统运行的基本特性： 各部分电路工作的并行特性； 信号传输过程中的延时特性； 多驱动源的总线特性； 时序电路中触发器的记忆特性等。 信号是电子系统内部硬件连接和硬件特性的抽象表示。用来描述硬件系统的基本特性。 格式： signal 信号名：数据类型 约束条件：＝ 表达式； 例： signal a, b : bit; signal init : integer : -1; signal s1: std_logic : ‘0’; signal s2: std_logic_vector 15 downto 0 ; 注：a. 综合时初值被忽略。 b. 信号是全局量。可在结构体、实体、块中 说明和使用信号。 c. 在进程和子程序中只能使用变量，不能说 明信号。 例：进程中信号与变量的使用 entity ex is port ….. ; end ex; architecture arch_ex of ex is signal a, b :std_logic; begin process a, b variable c, d : std_logic; begin c: a + b; d: a - b; …… end process; end arch_ex; 信号与端口的区别： 除没有方向说明外，信号与 实体的“端口 （PORT）” 概念相似。端口是一种隐形的信号。 entity exam is port [signal] a, b: in std_logic; [signal] c: out std_logic ; end exam; 端口是一种有方向的信号。即输出端口不能 读出数据，只能写入数据；输入端口不能写入数 据，只能读出数据。 信号本身无方向，