VHDL设计数字钟系统.docVIP

VHDL设计数字钟系统 1．熟练利用VHDL语言进行数字系统设计； 2. 掌握数字系统的设计方法——自顶向下的设计思想； 3．掌握计数器的设计与使用； 4．掌握调时，调分功能的实现； 5．根据数字钟的功能要求设计一个数字钟； 6. 掌握闹钟系统的原理。 数字钟是一计时的工具，有着广泛的用途。本实验的数字钟要求有三个功能按钮：一个是清零按钮reset11，当按下此按钮时，数字钟显示有位都清零．二是调分钟的按钮 setmin，当按下此按钮时分钟会以1HZ的频率速度进行调时，而且在调分钟时秒钟会暂停不动；三是调小时的按钮sethour，当按下此按钮时时钟会以1HZ的频率速度进行调时，在调小时时分钟会暂停不动，但秒钟是正常记时的。 另外还有一个闹钟模块，在闹钟模块中，当按下调时或调分键时，数码显示管显示所调闹钟的时间，并进行调时或调分。当两个键都未按下时，数码管显示数字钟的时间。当设定的闹钟时间和数字钟的时间一致时，红灯亮，黄灯灭，同时喇叭叫。其余时间黄灯亮，红灯灭，喇叭不叫。 此数字钟是以24小时制记时，当到整点时会报时一分钟，按下清零键时也会报时一分钟。 主要元件有计数器，分频器，报时器,选择器和译码器等。控制逻辑主要是用来实现计数和清零。基本方框图如下： ............................ ............................... 分频模块 采用原理图输入方式实现2分频与1000分频，但这里并没有用到1000分频，因为后来考虑到精度问题，将千分频用直接输入了。程序如图：利用三个7490进行硬 件分频！ 微秒模块 采用VHDL语言输入方式，以时钟clk，清零信号clr以及暂停信号STOP为进程敏感变量，程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity MINSECONDb is port(clk,clrm,stop:in std_logic;----时钟/清零信号 secm1,secm0:out std_logic_vector(3 downto 0);----秒高位/低位 co:out std_logic);-------输出/进位信号 end MINSECONDb; architecture SEC of MINSECONDb is signal clk1,DOUT2:std_logic; begin process(clk,clrm) variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数 VARIABLE COUNT2 :INTEGER RANGE 0 TO 10 ; begin IF CLKEVENT AND CLK=1THEN IF COUNT2=0 AND COUNT210 THEN COUNT2:=COUNT2+1; ELSE COUNT2:=0; DOUT2= NOT DOUT2; END IF; END IF; if clrm=1 then----当clr为1时，高低位均为0 cnt1:=0000; cnt0:=0000; elsif clkevent and clk=1 then if stop=1 then cnt0:=cnt0; cnt1:=cnt1; end if; if cnt1=1001 and cnt0=1000 then----当记数为98（实际是经过59个记时脉冲） co=1;----进位 cnt0:=1001;----低位为9 elsif cnt01001 then----小于9时 cnt0:=cnt0+1;----计数 --elsif cnt0=1001 then --clk1=not clk1; else cnt0:=0000; if cnt11001 then----高位小于9时 cnt1:=cnt1+1; else cnt1:=0000; co=0; end if; end if; end if; secm1=cnt1; secm0=cnt0; end process; end SEC; 秒模块程序清单 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity SECOND is port(clk,clr:in std_logic;----时钟/清零信号