频率计课设指导及DE-115使用说明.pdfVIP

《数字系统设计》 课程设计指导书 朱昊 南京工程学院 2013-12 目 录 课程设计指导1 一、课程设计题目2 二、设计原理2 Altrea DE2-115 实验箱使用说明4 一、实验平台概况5 二、DE2-115 开发板结构6 三、本次课程设计使用的硬件资源及原理框图9 四、DE2-115 使用流程10 1、建立项目10 2、建立设计文档（以VHDL文本输入为例）14 3、连接硬件17 4、程序下载18 五、EP4C115F引脚列表20 课程设计指导 1 一、课程设计题目 本课程设计包括两个题目分别为“8 位十进制频率计设计”和“等精度频率计设 计”。第二个题目难度大于第一个题目，可自行选择实现任意一个题目或两个题目。 二、设计原理 1、8 位十进制频率计设计 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为 1 秒的对输入信号脉冲计数允许的信号；1 秒计数结束后，计数值锁入锁存器的 锁存信号和为下一测频计数周期作准备的计数器清0 信号。这清0 个信号可以由 一个测频控制信号发生器TESTCTL 产生，它的设计要求是，TESTCTL 的计数使能 信号CNT_EN 能产生一个 1 秒脉宽的周期信号，并对频率计的每一计数器CNT10 的EN 使能端进行同步控制。当CNT_EN 高电平时，允许计数；低电平时停止计数， 并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD 的上跳 沿将计数器在前1 秒钟的计数值锁存进各锁存器REG4B 中，并由外部的7 段译码 器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性 的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT 对计数器进 行清零，为下1 秒钟的计数操作作准备。 2、等精度频率计设计 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在 实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个 频率区域能保持恒定的测试精度。 等精度频率测量方法的主要测量控制框图如下图所示。图中预置门控信号 GATE 可由系统时钟分频获得，GATE 的时间宽度对测频精度影响较少，可以在较 大的范围内选择，只要FPGA 中32 位计数器在计50M 信号不溢出都行，一般可在 10～0.1s 间选择，即在高频段时，闸门时间较短;低频时闸门时间较长。这样闸 门时间宽度Tc 依据被测频率的大小自动调整测频，从而实现量程的自动转换， 扩大了测频的量程范围;实现了全范围等精度测量，减少了低频测量的误差。 标准50MHz 时钟 BZ_CLK Gate BZ_ENA D Q bz_count[31..0] a r 待测信号 CLR i t Clk h