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2015-09-09 发布于北京
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EDA 第四章 Verilog设计初步.pdf

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可编程逻辑器件与可编程逻辑器件与EDAEDA 华东师范大学通信系华东师范大学通信系0909 级级主讲主讲：：李外云李外云博士博士 wyli@ee.ecnu.edu.cn 第四讲第四讲 Verilog设计入门 4.1 组合电路的Verilog描述 4.1.1 2选1多路选择器及其Verilog描述 4.1 组合电路的Verilog描述 4.1.1 2选1多路选择器及其Verilog描述 4.1 组合电路的Verilog描述 4.1.1 2选1多路选择器及其Verilog描述 1．模块表达 module MUX21a(a,b,s,y); iinputt a,bb,s; outputoutput y;y; 2 ．端端口语句语句、端端口信号名和端信号名和端口模式模式 assign y=(s? a:b); endmodule 4.1 组合电路的Verilog描述 4.1.1 2选1多路选择器及其Verilog描述 33．．赋值语句和条件操作符赋值语句和条件操作符 module MUX21a(a,b,s,y); input a,b,s; 44 ．关键字关键字 output y; 5．标识符 assign y=(s? a:b); 6．规范的程序书写格式 enddmoddulle 77．文件取名和存盘文件取名和存盘 4.1 组合电路的Verilog描述 4.1.2 4选1多路选择器及其case语句表述方式 modulemodule MUX41a(aMUX41a(a,bb,cc,dd,s1s1,s0s0,y);y); input a,b,c,d; input s1,s0; outtputt y; reg y; always @(a,b,c,d,s1,s0) begin case ({s1,s0}) 2b00 : yy=a;; 2b01 : y=b; 2b10 : y=c; 2b11 : y=d; default: y=a; endcaseendcase end endmodule 4.1 组合电路的Verilog描述 4.1.2 4选1多路选择器及其case语句表述方式 4.1 组合电路的Verilog描述 4.1.2 4选1多路选择器及其case语句表述方式 1．regg型变量定义（（11））VerilogVerilog 中最常用的两种变量中最常用的两种变量：：寄存器型和网线型寄存器型和网线型（2 ）模块中涉及的信息必须定义其类型；（3 ）默认的变量类型为网线型（wire ）；（（44 ））过程语句中被赋值的变量必须为寄存器型过程语句中被赋值的变量必须为寄存器型；； 4.1 组合电路的Verilog描述选择正确的数据类型输入端口可以由输入