Verilog_HDL_数字频率计.doc

基于 课程设计任务书 计算机与通信工程学院 专业 课程名称 计算机组成原理课程设计 时 间 2010～2011学年第一学期17～18周 学生姓名 指导老师 陈沅涛 题 目 主要内容： 要求： （1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义 及现状研究分析。 （2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。。 （3）学按要求编写课程设计报告书，能正确阐述设计和实验结果。 （4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应 文献以及实现，给出个人分析、设计以及实现。 应当提交的文件： （1）课程设计报告。 （2）课程设计附件（主要是源程序）。 课程设计成绩评定 学 院 计算机通信工程 专 业 网络工程 班 级 网络08-0 班 学 号 200 学生姓名 指导教师 陈沅涛 课程成绩 完成日期 2010年12月31日 指导教师对学生在课程设计中的评价 评分项目 优 良 中 及格 不及格 课程设计中的创造性成果 学生掌握课程内容的程度 课程设计完成情况 课程设计动手能力 文字表达 学习态度 规范要求 课程设计论文的质量 指导教师对课程设计的评定意见 综合成绩 指导教师签字 年 月 日 基于 学生： 指导老师：陈沅涛 摘 要： 关键词：目录 1 引 言 1． 测量被测信号在单位时间内的脉冲个数，其数字表达式 f = N / t 其中： f为被测信号的频率 N为脉冲的个数 t为被测信号产生N个脉冲所需的时间 频率测量方法 直接测量法：直接测量被测信号的频率，通过计数法来对被测信号在一定时间内的脉冲个数进行计数。直接测量法的结构框图如图1.2.1所示。 图1.2.1 直接测量法的结构框图 误差来源 ① 技术过程中最大存在着±1个字的量化误差 ② 对时间t的准确把握，主要包括准时钟的时间准确性、整形电路、分频电路以及技术时间控制闸门的开关速度等因素。 直接法测量的最大相对误差可以表达为 （ df/f ）max=±（ |1/N| + |G| ）=±（ |1/ft| + |G| ） 其中： N为脉冲的个数，G为标准时钟的频率稳定性，f为被测信号频率，t为被测信号产生N个脉冲所需的时间。 功能及技术指标 ● 频率测量范围： 10Hz ~ 100MHz ● 测量分辨率： 1Hz ● 测量通道灵敏度： 50mVpp ● 通道输入阻抗：不小于100k? ● 测量误差：±1 ● 测量结果显示：6位数码管显示 该数字频率计的操作面板如图1.2.4所示 图1.2.4 简易数字频率计的操作面板 其中，被测信号可以有三种，分别是方波、三角波和正弦波；测量结果显示采用六个数码管来显示；量程分为三个，分别为：0~999999Hz、0~9999.99kHz、0~99.9999MHz 2 Verilog HDL简介 2.1的简介 3 数字频率计系统框图 3.1数字频率计系统框图 设计如图3.1.1所示的数字频率计系统电路框图 图3.1.1 所示的数字频率计系统电路框图 3.2数字频率计系统部件简介 1. 放大整形 数字频率计允许测量信号的类型有三种：方波、三角波和正弦波，并且信号的测量通道灵敏度为 50mVpp，为此，需要将被测信号放大整形成标准的TTL电平的方波型号，便于CPLD/FPGA对信号脉冲的计数。 2. SW1、SW2、SW3按键 SW1、SW2、SW3这三个按键用来在测量的时候，用户根据被测信号的大致频率范围选择不同的适合被测信号的量程。在按键的设计中，需要考虑实际按键的消抖问题 3. 标准时钟 标准时钟为频率计测量提供精度相对比较高的时基信号，其时间的稳定性与精度将会直接影响到频率计测量的准确性。 4. LED显示模块 频率计将测量的结果通过6位数码管（LED）来显示。 4 基于Verilog HDL数字频率计程序设计 4.1数字频率计系统模块划分结构 数字频率计中的CPLD/FPGA是频率计的核心，主要实现在一定时间内，对被测信号的脉冲个数进行计算，并且转化为相应的频率值显示在六个数码管上。首先将系统分成七个模块来分别设计仿真。分别有以下七个模块： 经过上述模块化划分后的结构框如图4.1所示 图4.1 模块化划分后的结构