VHDL程序并行语句的应用.doc

1、条件式信号设置语句：When-Else 语法格式是： 信号A=信号B When（条件式1）Else 信号C When（条件式2）Else 信号D； 2、选择式信号设置语句：With-Select 语法格式： With 选择信号S Select 信号Y=信号A When 选择信号S值为m， 信号B When 选择信号S值为n， : 信号Z When Others; VHDL程序并行语句的应用 实训目的 巩固编译、仿真VHDL文件的方法 掌握VHDL程序并行语句的应用 实训器材 (计算机与QUARTUSII工具软件) 实训指导 实训原理 下面是8421BCD-余三码转换电路的真值表，应用VHDL并行语句设计一个8421BCD-余3码转换电路，并通过编译仿真。 输入 输出 a3 a2 a1 a0 y3 y2 y1 y0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 实训步骤 设计输入VHDL文件 建立工程项目 建立VHDL文件 用条件信号赋值语句或者选择信号赋值语句等并行语句设计VHDL文件。 编译仿真VHDL文件 编译VHDL文件。 如果有错误，检查纠正错误，直至最后通过。 仿真VHDL文件。 认真核对输入/输出波形，检查设计的功能正确与否。 实训报告 请根据实训所得结果在实训报告纸上撰写报告。 注意事项 填写实验记录本 新建工程项目的项目名称与程序中的实体名称必须保持一致 波形仿真的参数设置 仿真时，输入端口波形设置尽量全面 实验完成后，整理实验台及保持实验室卫生。 附加 用直接赋值语句完成本次实验内容