用VHDL实现数字时钟的设计.pdfVIP

山西电子技术 　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 应用实践 2008 年第 1 期 用 V HDL 实现数字时钟的设计 刘竹林 　李晶骅 (十堰职业技术学院电子工程系 ,湖北 十堰 442000) 摘 　要 : 以一款数字钟设计为例 ,较详细的介绍了如何用 VHDL 语言设计数字电路 ,并给出了部分程序 、仿真 波形图 ,并在 MAX + plusII 中进行编译 、仿真 、下载 。由此说明利用 VHDL 开发数字电路的优点 。 关键词 :VHDL ;设计 ;数字钟 ;应用电路 中图分类号 : TN953 　　文献标识码 :A 0 　引言 示时、分 、秒 6 个数字的数字钟 ,则需要 6 个七段显示器 。若 同时点亮这 6 个七段显示器 ,则电路中会产生一个比较大的 ( ) VHDL 硬件描述语言在电子设计 自动化 EDA 中扮演 电流 ,很容易造成电路烧坏 ,我们通过扫描电路来解决这一 着重要的角色 ,它的出现极大的改变了传统的设计方法 、设 问题 ,通过产生一个扫描信号 CS (0) - CS (5) 来控制 6 个七 ( ) 计过程乃至设计观念 。由于采用了“自顶向下”TopDown 段显示器 ,依次点亮 6 个七段显示器 ,也就是每次只点亮一 的全新设计方法 ,使设计师们摆脱了大量的辅助设计工作 , ( ) ( ) 个七段显示器 。只要扫描信号 CS 0 - CS 5 的频率超过人 而把精力集中于创造性的方案与概念构思上 ,用新的思路来 的眼睛视觉暂留频率 24Hz 以上 ,就可以达到尽管每次点亮 发掘硬件设备的潜力 ,从而极大地提高了设计效率 ,缩短了 单个七段显示器 ,却能具有 6 个同时显示的视觉效果 ,而且 产品的研制周期 。 显示也不致闪烁抖动 。 这种设计方法首先从系统设计入手 ,在顶层进行功能方 其中 6 位扫描信号一方面控制七段显示器依次点亮 ,一 框图的划分和结构设计 。在方框图一级进行仿真 、纠错 ,并 方面控制 6 选 1 选择器输出相应显示数字 。 用硬件描述语言对高层次的系统行为进行描述 ,在系统一级 2 　模块设计 进行验证 。然后用综合优化工具生成具体门电路的网表 ,其 对应的物理实现级可以是印刷电路板或专用集成电路 。由 2 . 1 　VHDL 语言的基本结构 于设计的主要仿真和调试过程是在高层次上完成的 ,这不仅 ( ) 一个独立的设计实体通常包括 : 实体 EN TIT Y 、结构 有利于早期发现结构设计上的错误 ,避免设计工作的浪费 ,而 ( ) ( )