基于智能剥离技术的SOI材料制备.pdfVIP

第56卷第3期2007年3月 物理学 报 1000．．3290／2007／56(03)／1668．．06 ACTAPHYSICASINICA ⑥2007 Chin．Phys．Soc． 基于智能剥离技术的SOl材料制备* 舒 斌 张鹤鸣 朱国良 樊 敏 宣荣喜 (西安电子科技大学微电子学院，宽禁带半导体材料与器件教育部重点实验室，西安710071) (2006年6月30日收到；2006年9月28日收到修改稿) 优化了硅片低温直接键合与智能剥离技术的工艺流程，在550％，2．1×10。2Pa条件下制备了SOI材料，其顶层 单晶Si膜的表面粗糙度为8．5am，缺陷密度为90cm～，键合强度达到153．7kg／cm2，形成的SOl结构除了可以形成 三维集成电路中有源层间良好的绝缘层，避免了高温过程对有源层器件结构、材料及性能的影响，还能为三维集成 电路后续有源层的制造提供高质量的单晶硅材料． 关键词：绝缘体上硅，智能剥离，低温直接键合 PACe：7340T，7360F，8190，3250G 内的上海微系统与信息技术研究所及上海新傲公司 1．引 言 层单晶si膜的表面粗糙度可达3nm，缺陷密度小于 超大规模集成电路技术之所以能取得快速发展 105 主要源于器件尺寸的不断缩小和芯片面积的不断增 济、更省时、与现有的微电子工艺兼容、可大幅度降 加．器件尺寸的缩小可以改善路性能、增加电路密 低成本，且生成的顶层单晶硅薄膜质量更好，但智能 度；芯片面积的扩大可以丰富电路的功能，并使成本 剥离技术需要1100。C的高温退火过程来增加两个 不断降低．正是由于这两方面的原因，使得集成电路 键合在一起的硅片的键合强度，而这样的高温过程 芯片的发展始终遵循着摩尔定律，但随着超大规模 dimensionalcircuits，3DICs)E6]的有源层器 集成电路特征尺寸逐步缩小到亚100nm范围，体硅 integrated 器件在材料技术、器件理论、器件结构以及制作工艺 件结构、材料及性能产生不利影响．因此，研究在低 等方面出现了一系列新问题，使其功耗、可靠性以及 温(不高于600。c)下的硅片直接键合与智能剥离技 性价比等受到较大影响．因此，研究新型的适于纳米 术对于未来的3DICs制造技术来说更具有现实意 量级半导体器件的新型器件就成为当前亟待解决的 义．本文优化了硅片低温直接键合与智能剥离技术 问题．在众多新结构器件技术中，绝缘体上硅(silicon的工艺流程，在低温超高真空的条件下制备出了符 oninsulator，SOI)技术作为一种全介质隔离技术，拥合3DICs制造要求的SOI材料． 有许多体硅技术不可比拟的优越性，SOICMOS器件 2．智能剥离技术 具有功耗低、抗干扰能力强、集成密度高(隔离面积 小)、速度高(寄生电容小)、工艺简单、抗辐照能力 智能剥离技术是由Bruel等人bo于1995年提出 强，并彻底消除了体硅CMOS器件的寄生闩锁效应的，它是一种建立在硅片低温直接键合与离子注入 等优点…，而作为SOI技术基础的SOI材料则能够基础上的SOI材料制备技术．硅片直接键合的工艺 有效地克服体硅材料的不足，充分发挥硅集成技术 过程如图1所示，当两片经化学机械抛光(CMP)处 的潜力，并能在高性能ULSI，VHSI，高压，高温，抗辐理和常规清洗、平整度在一定范围内的硅片通过氧 照，低压低功耗，存储器及三维集成等领域广泛地应