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第六章 时序逻辑电路的分析和设计 6.2.2 同步时序逻辑电路的分析举例 状态图 波形图 4. 确定逻辑功能 The End 6.3.2 同步时序逻辑电路设计举例 分别画出驱动信号J1、K1、J0、K0的卡诺图，并化简 求输出方程 (5) 画出逻辑电路图 （6）检查自启动能力 最后检查输出： Z = XQ1 (7) 修改后的逻辑图 例2 同理可得K2=1，K1=Q0，K0=1，Y=Q2 （4）检查能否自启动 结论： 修改后的逻辑电路图 其输出Y可理解为加法计数时向高位的进位和在减法计数时向高位的借位端。 * 6.电路自启动能力的确定 本电路具有自启动能力。 当电路处于任意一个无效状态时，都能在CP时钟脉冲信号的作用下进入有效循环。本电路具有自启动能力。 * 6.2.3 异步时序逻辑电路的分析举例 1. 异步时序逻辑电路的分析方法： 要特别注意各触发器的时钟脉冲输入端的时钟信号状态。 时钟方程 触发器的驱动方程； 电路输出方程。 (1) 列出电路方程 (2) 求电路状态方程 (3) 列出状态转换表或画出状态图和波形图. 将驱动方程代入相应触发器的特性方程，求出电路状态方程。 —— 触发器时钟信号逻辑表达式； 分析步骤: 异步时序逻辑电路的分析与同步时序逻辑电路相似, 不同的是在异步时序逻辑电路中，由于没有统一的时钟脉冲，分析时必须注意，触发器只有在其CP信号有效时，才有可能改变状态。否则，触发器将保持原有状态不变。因此，在考虑各触发器状态转换时，除考虑驱动信号的情况外，还必须考虑其CP端的情况。 同步时序逻辑电路的设计过程与分析相反。电路设计的任务是根据实际逻辑要求，选用适当的逻辑器件设计出能实现给定功能的同步时序逻辑电路。在数字系统中采用的逻辑器件不同,设计的方法各异。在此仅介绍用触发器及门电路设计同步时序电路的方法。 2、同步时序逻辑电路设计的一般步骤 状态化简后可减少所用触发器和逻辑门的数量，使设计出来的电路简单、经济、可靠。 等价状态：这些状态在输入相同的情况下，不仅输出相同，而且要转换到的次态也相同。 同步时序逻辑电路的设计过程与分析相反。电路设计的任务是根据实际逻辑要求，选用适当的逻辑器件设计出能实现给定功能的同步时序逻辑电路。在数字系统中采用的逻辑器件不同,设计的方法各异。在此仅介绍用触发器及门电路设计同步时序电路的方法。 2、同步时序逻辑电路设计的一般步骤 状态化简后可减少所用触发器和逻辑门的数量，使设计出来的电路简单、经济、可靠。 等价状态：这些状态在输入相同的情况下，不仅输出相同，而且要转换到的次态也相同。 同步时序逻辑电路的设计过程与分析相反。电路设计的任务是根据实际逻辑要求，选用适当的逻辑器件设计出能实现给定功能的同步时序逻辑电路。在数字系统中采用的逻辑器件不同,设计的方法各异。在此仅介绍用触发器及门电路设计同步时序电路的方法。 2、同步时序逻辑电路设计的一般步骤 状态化简后可减少所用触发器和逻辑门的数量，使设计出来的电路简单、经济、可靠。 等价状态：这些状态在输入相同的情况下，不仅输出相同，而且要转换到的次态也相同。 Z=XQ1 Z=XQ1Q0 试设计一个同步时序电路，电路中触发器Q0、Q1、Q2及输出Y与CP脉冲信号的波形，满足下图所示的时序关系。 1、据题意，由波形图画出电路状态转换图和状态表。 解： 确定触发器的类型和个数 因为有5个状态，所以需要3个触发器（选上升沿触发的JK触发器）。 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 1 1 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 Y Q0n+1 Q1n+1 Q2n+1 Q0n Q1n Q2n 列状态表 写出驱动信号 J2K2 J1K1 J0K0 0 × 0 × 0 × 1 × × 1 0 × 1 × × 0 × 1 0 × 1 × × 1 1 × × 1 0 × K0=1 J1=K1=Q0n (3) 画出逻辑电路图 K2 = 1 (2) 写出状态方程、驱动方程和输出方程 1 0 0 0 0 0 1 0 0 0 1 1 1 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 Y Q0n+1 Q1n+1 Q2n+1 Q0n Q1n Q2n 无效状态 0 0 0 1 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 0 1 修改输出方程： 电路的输出Y有错！ 0 0 0 当电路进入无效状态101时，次态为010 当电路进入无效状态1