Xilinx FPGA设计与实践教程 教学课件 作者 赵吉成 第11 16章 第11章.ppt

11.1 关于IS61LV25616AL SRAM11.1.1 芯片介绍以及I/O接口　　S3开发板上采用了两块ISSI公司的IS61LV25616AL器件，芯片容量为256?×?16 bit。其结构如图11-1所示，主要包括18根地址线(address)、16根数据线(data)和5根控制线。其中，数据总线可以高8位数据和低8位数据分开单独使用。5根控制线分别是：　　(1) ?ce_n芯片使能信号；　　(2) ?we_n写信号(使能)；　　(3) ?oe_n输出使能信号；　　(4) ?lb_n低字节使能；　　(5) ?ub_n高字节使能信号。 　　所有信号后缀都带有“_n”，表示低电平有效。ce_n信号用来选通SRAM；we_n和oe_n为写与读使能操作；lb_n与ub_n用来做高低位字节配置。这里主要关注数据、地址和控制信号的有效操作时序。其完整真值如表11-1所示。 图11-1 IS61LV25616AL 结构框图 11.1.2 时序参数　　异步SRAM 时序由于包含至少两个以上的时钟域，分析起来比较复杂。下面仅关注与设计相关的主要参数。　　异步SRAM的两种读操作时序图如图11-2(a)与(b)所示。图11-2中相关参数含义如下：　　(1) ?tRC：读时钟周期，即两次读操作的最小间隔时间。　　(2) ?tAA：地址存取时间，即每次地址变化之后获取稳定数据的必需时间。　　(3) ?tOHA：输出保持时间，即地址改变后输出数据依然保持有效的时间(这里不要与触发器的保持时间混淆了，它只是对输入d而言的)。 　　(4) ?tDOE：输出使能时间，即oe_n信号有效之后，能够正确获取有效数据的时间。　　(5) ?tHZOE：高阻使能时间，即当oe_n无效之后，三态缓冲器进入高阻状态的时间。　　(6) ?tLZOE：低阻使能时间，即三态缓冲器当oe_n有效时，离开高阻状态的时间。注意，即使输出不在高阻态，数据依然无效。 图11-2 读操作时序图 异步SRAM采用we_n信号进行写操作控制的时序图如图11-3所示。其相关参数如下：　　(1) ?tWC：写周期时间，即两次写操作的间隙时间。　　(2) ?tSA：地址建立时间，即we_n有效之前地址稳定的最小时间。　　(3) ?tHA：地址保持时间，即we_n无效之后地址保持稳定的最小时间。　　(4) ?tPWE1：we_n脉宽，即we_n有效的最小宽度。　　(5) ?tSP：数据建立时间，即锁存沿来临之前数据需要稳定的时间。　　(6) ?tHD：锁存沿来临之后数据保持稳定的时间。 图11-3 we_n信号控制写操作时序图 　　根据IS61LV25616AL数据手册，以上参数信息具体值如表11-4所示。其实所有的参数信息都可以在数据手册中找到。 　11.2 基本存储控制器　　11.2.1 设计框图　　基本SRAM的存储控制器的功能及I/O信号如图11-4所示。与SRAM通信的相关信号前面已讨论过，和主系统通信的信号主要包括：　　(1) ?mem：若为1，则表示初始化存储器操作。　　(2) ?rw：若为“1”，则表示读；若为“0”，则表示写(0)操作信号。　　(3) ?addr：18位地址信号。　　(4) ?date_f2s：写入SRAM的16位数据。　　(5) ?date_s2f_r：从SRAM读回来并寄存的16位数据寄存器。　　(6) ?date_s2f_ur：从SRAM返回来未寄存的数据。　　(7) ?ready：表示控制器是否准备接收新命令。这个信号是必需的，读写操作在多个时钟周期完成时尤其需要。 图11-4 基本SRAM的存储控制器框图 　　存储控制器同时为SRAM包上了一层“同步壳”，使得主系统针对SRAM的操作为同步化操作。当主系统写数据到SRAM时，只需将地址与数据装载到相应总线上，然后激活控制命令，在时钟上升沿时刻，所有信号被存储控制器采集并执行写RAM的操作。对于读操作来说，数据会滞后一到两个时钟周期之后有效。　　存储控制器基本结构框图如图11-5所示，其数据路径包括地址寄存器(用来存储地址)和两个数据寄存器(存储两个方向的数据)。由于数据总线dio为双向的，需要一个三态缓冲器。控制路径由状态机来控制，根据如图11-2和11-3所示读写时序来产生合适的控制时序。 图11-5 SRAM控制器基本框图 11.2.2 时序要求　　SRAM的时序图虽较复杂，但并不难懂。首先考虑一次读操作，在整个过程中，we_n一直保持无效，基本操作时序步骤如下：　　(1) 将地址值赋给addr总线，然后使能oe_n信号，这两个信号必须在整个操作中稳定。　　(2) 等待至少tAA