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用VHDL设计一个秒表电路 姓名：朱芳 学号：200803050221 专业：08电气2班 1.实验目的：掌握MAXPLUSⅡ的VHDL语言描述输入法 （1） 掌握VHDL语言描述输入法 （2） 掌握VHDL语言 （3） 理解if语句进行描述计数器 2.实验内容：利用VHDL语言设计一个秒表电路，最小计时精度为0.01S，最长为99S。 3.实验原理：计算器是数字系统中用的交代的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也是用于与分频,定时，产生节拍脉冲和脉冲序列。 4.实验源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count100 is port (clk :in bit; oc :out bit; y :out integer range 0 to 99 ); end ; architecture a of count100 is signal q :integer range 0 to 99; begin p1:process(clk) begin if (clkevent and clk=1)then if q=99 then q=0; else q=q+1; end if; end if; if q50 then oc=0; else oc=1; end if; y=q; end process; end; 5.编译过程： 6.时序波形仿真： 7.时域分析：