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可编程逻辑器件基本概念及设计流程 PLD结构特点 CPLD结构 基于乘积项（Product-Term)的PLD结构 宏单元的内部结构 实现一个简单的逻辑 f=(A+B)*C*(!D)=A*C*!D + B*C*!D D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。 CLK 走全局时钟线 EEPROM和FLASH工艺 FPGA的结构特点 查 找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每 输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 FPGA总体架构 Xilinx Spartan II 结构 1 CLB=2 slice 1 slice 包含2个查找表 Altera FLEX/ACEX 1 LAB=8 LE; 1 LE=1 LUT A, B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数 据然后输出，这样组合逻辑就实现了。 该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的 输出与I/O脚相连，把结果输出到芯片管脚。这样FPGA就完成了图3所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预） CPLD与FPGA比较 FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。 FPGA具有丰富的触发器资源,而CPLD的触发器资源有限而乘积项丰富的结构，因而CPLD更适合组合逻辑电路,FPGA更适合于完成时序逻辑。 CPLD的编程采用Ｅ2ＰＲＯＭ或FLASH工艺,而FPGA采用SRAM工艺，因此需要专用配置芯片。 CPLD必威体育官网网址性好,FPGA必威体育官网网址性差。 CPLD的JTAG方式编程 FPGA配置芯片 配置管脚时序 Altera FPGA的配置电路 传统电子设计与EDA技术比较 实现逻辑关系 1.传统的电子设计方法 第一步，设计电路，画出逻辑图 第二步：选择相应的逻辑元器件，连接原理图。 2. PLD设计流程 传统的电子设计自低向上的设计 复杂电路的设计、调试十分困难； 如果某一过程存在错误，查找和修改十分不便； 可移植性差。 只有在设计出样机或生产出芯片后才能进行实测 自顶向下的设计方法 自顶向下的设计方案。适用于高效率大规模系统的设计。 采用硬件描述语言作为设计输入 对设计者的硬件知识和硬件经验要求低。 计算机自动生成电路。 * * 组合逻辑实现 0 0或1 通过JTAG进行配置 JTAG配置 0 1 采用专用配置器件(EPC1、EPC2、EPC4、EPC8、EPC16) 或采用配置控制器(CPLD、单片机等)配合Flash或采用下载电缆进行配置 被动配置(PS) 0 0 采用串行配置器件(EPCS1、EPCS4、EPCS16、EPCS64)进行配置 主动串行配置(AS) MSEL1 MSEL0 描述 配置方式 在AS模式中为输出引脚，发送操作命令和地址信息到串行配置器件 ASDO 在AS模式中为输出引脚，提供串行配置时钟，在PS模式中作为输入 DCLK 配置数据输入引脚，在串行配置模式中，配置数据由该引脚输入。 DATA0 JTAG测试时钟输入 TCK JTAG测试模式选择，控制信号输入引脚，控制信号决定测试访问端口控制状态的转换 TMS JTAG测试数据输出，在TCK的下降沿串行输出指令、测试和编程数据 TDO JTAG测试数据输入，在TCK的上升沿串行输入指令、测试和编程数据 TDI 功能说明 管脚名称 Altera FPGA的配置电路 在上电时为低电平表明FPGA处于忙状态，上电结束后变为高电平，FPGA进入配置模式 nSTATUS 在该引脚上，一个下降沿将复位FPGA，一个上升沿将启动一次配置 nCONFIG 使用AS方式时，下载电缆驱动nCE为高电平以禁止FPGA访问EPCS，在使用JTAG方式时，要求nCE为低电平 nCE 在AS模式时，FPGA驱动nCSO为低，从而使能EPCS nCSO 在上电及配置期间，该引脚输出低电平，配置成功后为高电平 CONF_DONE