简易频率计实验报告.docVIP

实验二 简易数字频率计 实验目的： （1）学会各种简易数字频率计的设计方法 （2）学会VHDL的多进程及多层次设计方法 实验原理： 设计一个四位数字频率计，此频率计共分四档。 一档：0~9999Hz 二档：10~99.99kHz 三档：100~999.9kHz 四档：1~10MHz 分频器模块FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。测频模块FTEST,是整个程序的核心，此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。LOCK模块用来锁存数据。 实验内容： 在MAX+plusII中用VHDL语言输入FEN2 、MUX21、CD源程序，保存名字与实体名一致，后缀为vhd,选择目标器件为EP1K30TC144-3，然后进行编译、仿真。 参考程序： FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fen IS PORT(clk:IN STD_LOGIC; q:OUT STD_LOGIC); END fen; ARCHITECTURE fen_arc OF fen IS BEGIN PROCESS(clk) VARIABLE x:STD_LOGIC; BEGIN IF clkEVENT AND clk=1THEN x:=NOT x; END IF; q=x; END PROCESS; END fen_arc; 波形仿真图： FTSET此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ftest IS PORT(clr,Fx,door:IN STD_LOGIC; alm:OUT STD_LOGIC; q3,q2,q1,q0,dang:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ftest; ARCHITECTURE CORN_ARC OF ftest IS BEGIN PROCESS(door,Fx) VARIABLE c0,c1,c2,c3,c4,c5,c6 :STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE x:STD_LOGIC; BEGIN IF FxEVENT AND Fx=1THEN IF door=1THEN IF c01001THEN c0:=c0+1; ELSE c0:=0000; IF c11001THEN c1:=c1+1; ELSE c1:=0000; IF c21001THEN c2:=c2+1; ELSE c2:=0000; IF c31001THEN c3:=c3+1; ELSE c3:=0000; IF c41001THEN c4:=c4+1; ELSE c4:=0000; IF c51001THEN c5:=c5+1; ELSE c5:=0000; IF c61001THEN c6:=c6+1; ELSE c6:=0000; alm=1; END IF; END IF; END IF; END IF; END IF; END IF;