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《集成电路设计技术》
实验指导书
编写人:方 元
电子电气工程系
2012年2月
前 言
Verilog HDL 就是在用途最广泛的 C 语言的基础上发展起来的一种硬件描述
语言,它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年末
首创的,最初只设计了一个仿真与验证工具,之后又陆续开发了相关的故障模拟
与时序分析工具。1985 年 Moorby 推出它的第三个商用仿真器 Verilog-XL,获得了
巨大的成功,从而使得Verilog HDL 迅速得到推广应用。1989 年 CADENCE 公
司收购了 GDA 公司,使得 Verilog HDL 成为了该公司的独家专利。1990 年
CADENCE 公司公开发表了 Verilog HDL ,并成立 LVI 组织以促进 Verilog HDL
成为 IEEE 标准,即 IEEE Standard 1364-1995 。
本实验是在学生拥有集成电路设计概念以及数字电路理论学习的基础上,通
过 ModelSim EDA 仿真工具,编写 Verilog HDL 语言。这有助于学生们对于课堂
上所学习的 Verilog HDL 语言有一个深入的了解,并最终使得学生们能够学会该
语言的基本语法,能够编写一些简单的模块。若今后从事集成电路设计工作,能
够通过本次实验初窥门径,为今后的工作打下基础。
通过实验能够掌握 Verilog HDL 语言的基本语法,基本模块,为以后更加深
入的学习数字集成电路设计打下基础。同时,让学生们使用最简单的 HDL 逻辑
仿真工具 ModelSim,对 EDA 工具的使用有一个基本概念,这样在学习其他 EDA
工具时
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