低频数字式相位测量仪设计报告.docVIP

低频数字式相位测量仪 摘要 本低频数字式相位测量仪由数字式移相信号发生器、模拟移相网络、数字相位测量部分以及人机接口等模块组成。 数字式移相信号发生器采用双路时统DDS技术，基于FPGA实现。相位测量部分采用基于相位—时间变换的等精度测量技术，由单片机控制CPLD实现。 本系统硬件设计应用了EDA技术，软件设计采用基于C51的模块化设计技术，总体上较好地完成了题目基本和发挥部分的要求。并增加了扫频、扫相、扫幅及相位打印功能，扩展了模拟移相器移相范围及相位显示形式。 关键词： 时统DDS数字移相 等精度数字测相 FPGA/CPLD 一.方案论证与选择 根据题目要求本系统可分解为数字式移相信号发生器、模拟移相网络及相位测量部分等三个模块。模拟移相网络已由题目给出，以下对另两部分实现方案进行论证。 （一）数字式移相信号发生器方案论证 方案一：用PLL频率合成技术产生正弦波信号，将其通过FFT变换到频域，再乘以一定的旋转因子，即相当于时域的时延（移相）。不同的旋转因子对应不同的移相，但对不同频率的输入信号进行移相时，需要调整滤波器参数或改变滤波器采样率。前者运算量较大，后者需要用到PLL技术，硬件繁琐。 方案二：应用单片机产生移相信号。将正弦波信号数字化，数据表存入芯片中，两这种处理方式的实质是将数据地址的偏移量映射为信号间的相位。 图1.1 DDS基本原理框图 图1.1中相位累加器（N为位数）以频率控制字K为间隔对地址进行累加，将累加结果的最大有效位数H作为ROM查找表的地址（ROM中存储波形数据），通过D/A转换将所查地址单元的波形数据转化为模拟量，再由低通滤波器滤出其基波成分。其输出频率为 = （1-1） 式中：为相位累加器时钟频率。通过改变K即可改变输出波形的频率。 2、数字移相的实现 设计两路时统相位加法器：一路以频率控制字K累加，另一路以前一路的累加值叠加一相差控制字P。两路加法器的模值均取M。通过相加后的两路地址对预先写入波形数据的两块ROM进行寻址读数，即能得到同频，带移相信息的两路波形信号。 3、移相信号幅度控制的实现 由DDS前级输出的两路波形分别通过两级D/A实现波形产生和幅度控制。由单片机控制第一级D/A的输出，作为第二级乘法型D/A的参考，从而实现移相信号幅度的数控。 综上所述，双路时统DDS数字移相方法对输出信号的频率、相位和幅度都数控调节，因此，本设计选用DDS方案设计数字式移相信号发生器。 （二）相位测量部分方案论证 方案一：利用单片机实现测量相位差，实现框图如图1.2所示。 图1.2 利用单片机实现测量相位差原理图 直接利用单片机的内部时钟以异或门的输出为闸门进行计数。理论上晶振为12M时MCS-51单片机的最窄脉宽为1us，误差即为1us。当要实现的步进时，计数脉宽最少为360us，以正弦波计，最高的频率为＝2.78KHz。显然，此种方法硬件原理上难以保证测量精度，需在软件上采用技术来提高精度，增加了软件量。 方案二：采用相差－电压测量法。即通过数字鉴相器，如异或门鉴相电路输出相差脉冲，经过低通滤波器滤出其中的直流成分（其中含有相位信息），设计原理框图如图1.3所示。 图1.3 数字鉴相、相位－电压法原理框图 此方案为数字方法与模拟方法相结合，数字鉴相器的设计解决了模拟鉴相器的频带限制，但精度问题依然存在。 方案三：采用相差－时间测量法。设计原理框图如图1.4所示。 图1.4数字鉴相、相位－时间法原理框图 两路信号A、B的相位差通过测量鉴相输出脉冲的时间宽度得到。再通过鉴相器的两输入信号的上升沿控制计数器的数据锁存、清零测出相差脉冲宽度。数字鉴相波形图如图1.5 所示。 图1.5 数字鉴相波形图 输入信号A的上升沿先锁存上次周期计数值，然后使计数器清零并重新启动计数；输入信号B的上升沿锁存脉宽计数值。则相位差的计算公式为： (1-2) 从（1-2）式可以看出，相差的精度只与有关，而与被测信号的频率和计数时标频率的精度无关，从而消除了这两者对测量精度的影响。只要选取适当的计数时标使有效位数不低于4位，则相差的精度能达到0.1度。 此方案的相位测量精度高且便于控制。因此选用方案三。 二.系统设计与理论计算 系统各部分组成原理如图2.1所示。其中数字式移相信号发生器以FPGA为设计核心，采用时统双路DDS技术，输出同频、具有设定相位差及幅度的两路信号。模拟移相网络采用题目给定的电路形式，共有3组参数，采用手动方式切换。相位测量部分通过对输入信号整形、鉴相、测量及处理显示进行相位及