BUCK变换器Cdv_dt引起电源损耗及分析.pptVIP

* * Characterization fo Cdv_dt Induced Power Loss in Synchronous Buck DC-DC Converters 胡庄主2006_03_15-1? International Rectifier as Presented at APEC 2004 Introduction Synchronous buck converter是最流行的拓扑对VRs (voltage regulators).在这种拓扑中,续流Schottky二极管用一个功率MOS来替代.这会使传导LOSS在很大程度上减少,但是也会带来新问题和对器件的要求.一个经常讨论的问题是所谓C*dv/dt导致用作同步整流的开关LOSS. C*dv/dt会导致MOS的开通,在体二极管恢复时.MOS上增长的电压通过D,G间电容会导致一个门极电压产生.感应的电压可能会短时间开通FET.Vds电压和电流的交叠会导致额外的LOSS. C*dv/dt的问题由于牵涉到Vds的斜率(由许多因数决定)而变得复杂,另外也和MOSFET特征(极间电容,内部门极电阻,门槛电压,体二极管特征,封装特征),以及驱动能力,LAYOUT有关.本文首先基于详细的器件特征,LOSS模型,in-circuit测试来量化C*dv/dt导致的LOSS,然后通过一个简单而实用的方法来实验证明之.结果显示C*dv/dt很大程度上依赖于开关频率,输入电压,负载条件等.结果也指出C*dv/dt导致FET开通的好处----减少同步FET Vds的振铃(由体二极管反身恢复及寄生电感引起).FET封装的寄生电感以及体二极管反向恢复必须最小化,为了允许优化设计silicon(with high C*dv/dt immunity)而最大化电路效率,并且不会产生过多的振铃发生. II. Methodology of The Study C*dv/dt的分析计算很不实际,因为许多相关的参数不容易得出或者准确建模.一个可选择的方法是比较带有同样参数的同步FET.第一个MOS在没有C*dv/dt导致开通的情况下关断,另一个则是C*dv/dt导致的G,S电压足够大而开通channel,而产生额外的LOSS,则C*dv/dt导致开通产生的LOSS可以通过比较以上两种情况下的LOSS来得到.这种方法,在V部分会有描述,相当准确,但是要求完整的同步FET器件特征,详细的电路波形,除了in-circuit效率测试及温度测试外,这是非常耗时的,一般来说对不太实际.另外一个实际的工程方法不需要任何器件特征(如VI描述的特征).其思路是调整门极驱动电路以致于一个可调的负的GS偏置电压可以产生.负偏电压的目的是转换感应的门极电压低于门槛电压.通过使用一个足够的负的偏置, C*dv/dt导致的开通LOSS可完全消除. 图1显示了同步BUCK CONVERTER,控制FET为Q1同步FET为Q2.Q2包括了寄生电容,体二级管.电流转换环路的电感包括输入电容的ESL,PCB寄生电感,Q1,Q2寄生电感)组合成Lkloop.CASE 1(同步FET具有高的C*dv/dt免疫力,感应的门极电压不会大到导致FET开通)的关键波形如右下图2示.[T0-T2]:T0时刻,Q2门极关断,Vgs呈指数型下降,决定于Ciss和整个的门阻抗.当Q2门极电压下降到低于其门槛电压后(在T2),所有的Q2沟道电流被转移到其体二级管.[T3-T5]:经过预先确定的延迟时间后,Q1开始开通(t3).Q1上门极电压很快到达并且超过门槛电压Vth_Q1并开始电流转换.因为高的di/dt以及封装漏感,Q2的Vds电压会轻微增长,从大约-0.7V到很小的正电压.[T5-T6]:通过Q1上的电流等于电感电流在t6.Q2上电流为0.从t5开始,反向恢复电流从Q2体二级管流过.在t6,反向恢复电流到达其峰值Irrm,体二级管recovers.在t6贮存在环路寄生电感Lkloop中能量:Eloop=Lkloop*Irrm2/2[T6-T8]:体二极管的反向恢复在t6开始block电压.Q2之Vds以很高斜率的dv/dt上升.这个电压上升被G-D间电容耦合到门极,导致FET的门极上感应出电压.然而,这个电压对case I来说比起门槛电压是非常小的,不足以使Q2开通. III. Sync FET Turn-off Losses Without C*Dv/Dt Induced Turn-on 环路寄生电感这时与Q2的输出电容Coss形成一个谐振电路，导致Ｖds振荡．在一个resonant cycle的开始，近似所有的leakage能量被转移到Ｑ２输出电容上．振荡然后在许多个循环内被Cin-Q1-Q2环路上高频ＡＣ