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第2卷 第6期 434 中国科技论文在线 SCIENCEPAPER ONLINE 2007 年 6 月 基于 VHDL 语言的数字锁相环的设计与实现 严 冬 (天津滨海快速交通发展有限公司，天津 300457) 摘 要：为了改善数字通信系统的同步性能，保证系统工作稳定、可靠，本文对锁相环电路进行了研究，利用 VHDL 语言进行同步单元的全数字电路设计，并利用积分电路代替微分电路减小干扰；同时为了协调锁相环相 位调节速度与抗干扰能力的矛盾，设计自动调节模块，使锁相环在具有很好的抗干扰能力的前提下，做到迅速 地调节相位达到锁定状态；通过 MAX+plus II 进行仿真，给出计算机仿真结果，验证设计的正确性。 关键词：数字锁相环；VHDL ；位同步；超前；滞后 中图分类号：TP393.04 文献标识码：A 文章编号：1673－7180(2007)06 －0434 －10 0 引言 是常用的，一个特殊的同步信号或已知频率的正弦 锁相技术于 1932 年提出，自 20 世纪 40 年代开 波（导频）与数字信号一道传输，其传输方式有：(1) 始在电视接收技术中得到广泛应用。此后空间技术 频分制，其中导频设置于数据信号功率频谱密度的 的发展又极大地促进了锁相技术的发展，现已广泛 零点处，或者在多路并传系统中专门用一路传输同 应用于电子技术的各个领域, 特别是在数字通信的 步信号；(2)时分制，同步信号插在数据流中间；(3) 调制解调、位同步、频率合成中常常要用到各种各 采用附加调制。不管采用哪种方式，为了传输独立 样的锁相环。最初的锁相环全部由模拟电路组成,由 的同步信号都需要付出额外的功率和频带或者降低 于模拟锁相环存在温度漂移、电网电压的影响等缺 数据速率[3] 。 点，给系统的同步调节带来困难[1] 。随着大规模、超 自同步法是人们最希望的同步方法，因为它可 大规模数字集成技术的发展,模拟锁相环逐渐被数字 以把全部功率和带宽分给数据传输。下面将介绍如 锁相环所取代。本文用VHDL 硬件描述语言通过 何利用数字锁相环实现从接收波形中提取位同步信 MAX ＋plus II 软件进行设计，重点设计并仿真位同 号。 步提取等数字锁相环，针对锁相环中精度调整和锁 根据鉴相器的类型可将这类数字锁相环分为两 相时间这两个相制约的问题提出一些改进方法。 类：微分型和积分型。 1 位同步时钟提取的数字锁相环设计 1.1 微分型 对于已调信号，当采用相干解调时，除了位同 用VHDL对该系统进行设计，得到如图1所示的 步外，还要求在收端提供一个与信号载波同频同相 顶层模块图。包括四个模块，分别为微分鉴相模块 的参考载波，即要求达到载波同步[2] 。 (weifen)、加减控制模块(kongzhi) 、双相高频时钟源 目前，在各种通信系统中采用着各种各样的同 模块(shizhongyuan)和分频模块(FENPIN)[4] 。 步方法。归纳起来有三种方法：(1) 使用统一的时间 当本地位定时信号(CLK)相位超前于接收数字 标准；(2) 利用独立的同步信号；(3) 采用由数据信 序列（INSIGNAL ）相位时，控制电路产生一个“扣 号本身提取定时信息的“自同步”。 除脉冲”信号(D) ，将进入 M