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TECHNOLOGY IN-DEPTH 解决高速串行连接面临的挑战 与即将被代替的并行标准不同的 通信中，任何微小的信号摆动或偏差都会 作 者： 是，大部分新的串行标准都是基于时钟 给传输带来难以估量的后果，例如，对于 Gary Ruggles 内嵌系统，也就是说时钟信号将不会伴 一个175mV信号而言，其25%的信号波动 ARM公司业务发展总监 随数据从连接的一端传至另一端，这也 会带来50mV噪声，其通常会被误认为是 意味了时钟信号必须在接收端与数据信 供应电源发生了改变。在进行2.5Gbps甚 摘 要： 号一起被精确的恢复。正是由于这些不 至更高的传输速率传输时，这样的波动会 电子工业正在经历着巨大的 同以及日益增加的数据传输率，才使得 使传输系统的行为类似输电线路，因此在 转变，从传统的并行通信标准向全 串行连接技术如此的强大，同时在实现 设计数据传输时，就必须要考虑如何避免 新的高速串行接口技术迈进。这种 时也如此的具有挑战性。 阻抗不连续和信号反射。这就像在进行 转变正在影响着产业链上的每个环 BGA封装和PCB的通孔设计时必须谨慎 节，同时也影响着芯片、封装、板 随着标准的持续演进，以及数据传 以保证高速串行传输的信号质量。 级甚至整个系统的设计。这篇文章 输率的不断提高，具有内嵌时钟的串行 详细描述了支撑这种变化的标准、 式通讯系统逐渐成为主流。这些系统没有 对系统设计者而言，信号完整性问 以及随之而来的设计者需要面临的 扩充上限，也不象并行标准一样在更高带 题主要表现为系统边界上信号抖动的增加 挑战和一些可行的解决方案。业界 宽时会遇到时序与校准方面的瓶颈。在此 和减少。频率与数据边界上出现抖动的变 正在转向高速通信技术以满足高性 项技术下设计者在尝试把高速串行技术应 化，可能导致频率数据回复（Clock Data 能片上系统设计的需求。有两种得 用到设计产品中时，面临许多新挑战。 Recovery ；CDR）系统的失效，进而导 到广泛瞩目的标准代表了这种趋 致更高的位误差率（Bit Error Rates ； 势：PCI Express(正在迅速取代 在这些高速串行链路中，最复杂的环 BER）及潜在的连接失效。在许多标准 PCI 和PCI-X总线)和Serial ATA(正 节就是输入/输出接口。与传统低速IO不 中，额定的最低BER为10 ~12，在兼容的 在取代ATA物理存储接口)。这些新 同，串行连接IO将可能决定一项设计的成 传送端与端之间的任何链路，都必须符合 的串行标准的数据传输率已经达到 败，或是一项产品与其它厂商产品之间的 此项标准。当传送端与接受端能建立链路 5.0 Gbps甚至更高，这使得产品和 差异。要想成功的把高速串行连接应用到 通路，并在符合甚至低于BER标准的情况 系统的设