VHDL电子时钟的设计.docVIP

中北学院 现代电子系统设计_数字电子钟实验报告 姓名 : 叶子 班级 : 0932班 学号 : 专业 : 电子信息工程 任课教师 : 倪小琦 完成时间 : 2012年5月19日 目录 第一章数字电子钟功能简介………………………………………………………3 第二章数字电子钟原理介绍………………………………………………………3 2.1数字电子钟基本原理 …………………………………………………………3 2.2数字电子钟电路组成 …………………………………………………………3 第三章利用QuartusII设计数字电子钟 …………………………………………7 3.1按键去抖动模块 ………………………………………………………………7 3.2分频电路模块 …………………………………………………………………9 3.3选择器模块……………………………………………………………………13 3.4计数模块………………………………………………………………………14 3.5分位电路模块…………………………………………………………………18 3.6数码管动态显示扫描模块……………………………………………………21 3.7数码管动态显示模块…………………………………………………………22 第四章仿真与实现………………………………………………………………25 第一章数字电子钟功能简介 计时功能：这是本计时器设计的基本功能，可进行时、分、秒计时，并。 功能：当需要校时可通过实验箱上的按键控制。数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，计数器清零，重新开始计时秒计数器的计数时钟CLK为1Hz的标准信号，可以由2MHz信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号时、分、秒的计时结果通过6个数码管来动态显示。数字钟除了能够正常计时外，还应能够对时间进行调整。通过模式选择信号控制数字钟的工作状态，即控制数字钟，使其分别工作于正常计时，调整分、时和设定分、时状态。当数字钟处于计时状态时，3个计数器允许计数，且秒、分、时计数器的计数时钟信号分别为CLK秒的进位, 分的进位当数字钟处于调整时间状态时，被调的分或时会一秒一秒地增加 图3-1 按键去抖动的VHDL语言设计如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity debounce is port ( clk:in std_logic; qcin:in std_logic; qcout:out std_logic ); end debounce; architecture behave of bounce is type state is (S0,S1,S2); signal current: state; Begin process(clk,qin) begin if(clkevent and clk = 1) then case current is when S0 = qcout = 1; if(qcin = 0) then current = S1; else current = S0; end if; when S1 = qcout = 1; if(qcin = 0) then current = S2; else current = S0; end if; when S2 = qcout = 0; if(qcin = 0) then current = S2; else current = S0; end if; when others = qcout = 1; current = S0; end case; end if; end process; end behave; ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// 3.2分频电路模块 分频电路模块元件设计如图3-2所示： 图3-2 分频模块V