基于FPGA的频带传输系统设计.docVIP

通信系统EDA设计 基于FPGA（cyclone系列EP1C6Q240C）的时分多路频带传输系统设计 （VHDL语言描述） 指导教师：陈德宏老师 班级：通信072 姓名：汪双承 学号：079064305 同组人员：肖慧，吴敏根 陈飞，冉彪 设计时间：二零一零年六月底 目录 一、课题背景………………………… 二、任务要求………………………… 三、原理说明………………………… 四、程序与仿真……………………… 五、心得体会………………………… 一、课题背景 FPGA是现场可编程门阵列的简称，FPGA的应用领域最初 为通信领域，特别是在无线通信领域里，由于具有极强的实时性，使使其对话音进行实时处理成为可能；由于它是通过面向芯片结构指令的软件编程来实现其功能的，因而仅修改软件而不需改硬件平台就可以改进系统原有设计方案或原有功能，因而具有极大的灵活性；又由于FPGA芯片并非专门为某种功能设计的，因而使用范围广、产量大、价格可以降到很低。但目前，随着信息产业和微电子技术的发展，可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一，应用范围遍及航空航天、医疗、通讯、网络通讯、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热门领域。并随着工艺的进步和技术的发展，向更多、更广泛的应用领域扩展。越来越多的设计也开始以ASIC转向FPGA， FPGA正以各种电子产品的形式进入了我们日常生活的各个角落。 二、任务要求 1、项目名称：时分多路数字电话频带传输系统的设计与开发 （基于FPGA cyclone系列EP1C6Q240C） 2、系统设计指标： （A）64KB/S的A律PCM数字话音编译码器的开发设计 （B）PCM 30/32一次群时分复接与分接器的开发设计 （C）正交相对四相移相键控QDPSK调制器的开发设计 3、系统框图: 4、各功能模块技术要求 A、PCM编译码器参数指标 （1）符合ITU-T G.711建议 （2）PCM编码器输入信号为: 一个13位逻辑矢量的均匀量化值:D0,D1…D12 其中:D0为极性位,取值范围在-4096～+4096之间； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号； （3）PCM编码器输出信号为: 一个8位逻辑矢量的13折线非均匀量化值:C0,C1…C7 其中:C0为极性位.C0=1为正,C0=0为负； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号； （4）PCM译码器输入信号为: 一个8位逻辑矢量的13折线非均匀量化值:C0,C1…C7 其中:C0为极性位.C0=1为正,C0=0为负； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号； （5）PCM译码器输出信号为: 一个13位逻辑矢量的均匀量化值:D0,D1…D12 其中:D0为极性位,取值范围在-4096~+4096之间； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号； B、时分多路参数指标： （1）符合 ITU-T G.704 建议 （2） （3）时分复接器输入信号为: 一个8位数据总线D7～D0(即30路PCM话音并行数据 　 公用总线 ； 一个一次群串行位同步时钟2.048MB/S信号； （4）时分分接器输出信号为: 一个一次群串行合路数据流2.048MB/S信号； 一个30位逻辑矢量时隙脉冲信号(每位对应一路时隙脉 冲）； 一个一次群串行位同步时钟2.048MB/S信号； C、QDPSK解调器参数指标： （1）QDPSK输入信号为： 一位２．０４８Ｍb/s串行合路数据； 一位８．１９２Ｍb/s输出时钟ＣＬＫ （2）QDPSK输出信号为： 一个１７位逻辑矢量载波抽样值输出； 一位８．１９２Ｍb/s （3）提示：载波频率设为8.192MHz,每个载波周期８个样点 Cos: 07fffH,06d40H,03fffH,012bfH,0000H,