数字定时器电子综合设计报告.doc

电子综合设计报告 课题：数字定时器 组号：05 组员： 王平10 交控2班 田青云10 交控2班 指导老师：叶文霞 2012年7月28日 一、方案设计 方案论证与设计 设计任务：用CPLD(EMP570T100C5)设计制作一个数字定时器电路。 论证：本课题主要需要对数字电路有过学习，同时对编程技术尤其是数字电路的编程要求较 高，对电子工艺基础有足够的了解，能够规范实现测试、电路安装及焊接，对基本的 元器件会使用及测试。能够遵守实验室准则，满足课题老师要求。 设计要求 (1)基本功能 ? 具有定时时间设置功能，定时调整步长有30秒、1分钟、10分钟和30分钟四种，最大定时时间是60分钟；具有启动、取消/停止、暂停功能，启动后以倒计时方式显示剩余时间,定时结束提示（声/光 提示）。 (2)提高部分：计时功能;提供预约功能，可设置预约时间(60分钟以内)，预约时间到则执行某项操作;其他扩展功能。 系统原理框图（含工作原理介绍） 工作原理介绍： 功能键包括【开始\停止】、【暂停\继续】、；按键包括【定时增加】（30s，1min，10min，30min）和【清零】。其中【定时增加】（30s，1min，10min，30min），【预置清零】【开始\停止】、【暂停\继续】由带锁按键控制。 ·停止时计数器默认为预置状态，此时通过四个【定时增加】可以设置初始时间。 ·开始后，开始减计数；连续计数过程中通过【暂停\继续】暂停或继续。 ·计数结果输出后先通过译码对应数码管，再输入数码管显示。 ·分频电路由5.56MHz分出几个频率，作用分别如下： Cp1：提供时间预置时【定时增加】（1s，10s，1min，10min）的高电平响应频率，从而可通过长按【定时增加】快速设置初始时间； Cp2：1Hz，提供计数器以每1s计数一次，从而实现倒计时功能； Cp3：提供四位数码管进行动态扫描，扫描频率为200Hz左右。 ·定时结束处理包括显示及后续任务。具体为指示灯亮及另一段计数开始（扩展功能)。 主要电路设计与参数计算（各单元电路） CPLD内部程序电路： 1、CPLD内部时钟 2、分频电路 其中cp0,cp1,cp2,cp3f分别对应 1000Hz ，1 Hz， 200 Hz，4Hz 内部程序： module devide(cp,cp0,cp1,cp2,cp3); input cp; output reg cp0,cp1,cp2,cp3; parameter N=5500,M=5500000,K=27500,P=1375000; integer i=0,j=0,y=0,x=0; always@(posedge cp) //cp0:1000HZ begin if(iN/2-1) i=i+1; else begin i=0;cp0=~cp0;end end always@(posedge cp) //cp1: 1HZ begin if(j(M/2-1)) j=j+1; else begin j=0;cp1=~cp1;end end always@(posedge cp) //cp2:200HZ begin if(y(K/2-1)) y=y+1; else begin y=0;cp2=