高速异步FIFO的设计与仿真毕业设计.docVIP

华中科技大学文华学院 毕业设计（论文） 题目：高速异步FIFO的设计与仿真 学 生 姓 名： 孙光源 学号： 080110011111 学 部 （系）： 信息学部电子科学与技术系 专 业 年 级： 电子科学与技术2008级 指 导 教 师： 雷鑑铭 职称或学位： 副教授 2012 年5 月13日 摘要 4 Abstract 5 第一章 绪论 6 1.1 FIFO的研究背景与意义 6 1.2本文的设计任务 7 1.3本文的主要工作和论文安排 7 第二章 主要问题分析以及解决方案 8 2.1 如何避免亚稳态产生 9 2.1.1 同步器 9 2.1.2 格雷码计数器 9 2.2空满标志如何正确的产生 11 2.3 小结 11 第三章 EDA开发环境介绍 12 3.1 硬件描述语言 12 3.2 Modelsim + Synplify + DC开发环境 13 3.2.1 Modelsim 13 3.2.2 逻辑综合和综合工具Synplify 14 3.2.3 Design complier简介 15 3.3 设计方法 16 3.4 本章小节 17 第四章 高速异步FIFO的设计 18 4.1 写指针控制模块 18 4.1.1 重要部分代码： 18 4.1.2 结构图： 19 4.1.3 仿真结果 19 4.2 读指针控制模块 19 4.2.1 其中重要部分代码： 19 4.2.2 结构图 20 4.2.3 仿真结果 20 4.3 双端口SRAM模块 21 4.3.1.结构图 21 4.3.2 仿真图 22 4.4 空满信号生成电路 22 4.4.1 重要部分代码 23 4.4.2.结构图 24 4.4.3.仿真图 24 4.5 结束语 25 第五章 系统的仿真和测试 26 5.1 FIFO的顶层模块仿真波形 26 5.2 FPGA综合分析 27 5.3 DC综合结果分析 28 结束语 31 致谢 32 参考文献 33 附录 34 摘要 在现代的集成电路芯片中，随着设计规模的扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO（First In First Out）是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。。, 并在Modelsim环境下进行了仿真,结果表明了该设计的正确性和可靠性，然后通过synplify pro软件综合出门级网表，最后进行了DC综合，完成了设计的性能报告。设计中主要运用了同步电路和格雷码转换避免亚稳态产生，并且采用精确的空满判断。通过对设计进行简单的修改，即可用于各种不同的系统的设计，经过充分测试和优化，该异步FIFO运行稳定，可以很好的应用于异步信号之间的数据传输中。 关键词：异步时钟域，FIFO，格雷码，空满信号 Abstract In the modern IC chip, with the design scale enlarged, one system often contains a number of clock domains. Multi-clock domains brought one problem, which is how to design the interface circuit between the asynchronous clock domains. Asynchronous FIFO (First In First Out) is a simple, fast solution. Asynchronous FIFO can be used to transmission the real-time data between two different clock domains quickly and easily. A new generation of the FIFO chips becomes larger and larger, the size is getting smaller and smaller, more and cheaper prices. As a new type of large-scale integrated circuits, FIFO chip is flexible, convenient and efficient, with these advantages, it gradually widely used in the high-speed data acquisition, high-speed data proce