袁佩宏高级工应会理论知识.docVIP

JK 触发器 JK 触发器逻辑功能较多，可用它构成寄存器、计数器等。图所示是 JK 触发器的逻辑符号。常见的 TTL 型双 JK 触发器有 74LS76、74LS73、74LS112、 74LS109 等。CMOS 型的有 CD4027 等。图为双 JK 触发器 的引脚排列图。其中 J、K 是控制输入端，Q 为输出端，CP 为时钟脉冲端。R 和 S 分别是异步置“0”端和异步置“1”端。 当 R=1，S=0 时，无论 J、K 及 CP 为何值，输出 Q 均为“”；当 R=0，S=1时，此时不论 J、K 及 CP 之值如何，Q 的状态均为“”， 所以 R，S 用来将触发器预置到特定的起始状态 ( “0” 或 “1” )。预置完成后 R，S 应保持在电平 (即“”电平)，使 JK 触发器处于工作方式。当 R=S= 时，触发器的工作状态如下： (1)当 JK = 0 时，触发器保持原状态。 (2)当 JK = 0 1时，在 CP 脉冲的沿到来时，Q = 0，即触发器置“0”。 (3)当 JK = 10 时，在 CP 脉冲的到来时，Q = 1，触发器置“1”。 (4)当 JK = 11 时，在 CP 脉冲的到来时，触发器状态翻转。 由上述关系可以得到 JK 触发器的特征方程为： D 触发器D 触发器是由 RS 触发器演变而成的。逻辑符号如图所示， 由功能表可得Q n+1=D 常见的 D 触发器的型号很多，TTL 型的有 74LS74 (双D )、74LS175 (四 D )、74LS174 (六 D )、74LS374 (八 D ) 等。CMOS 型的有 CD4013 (双 D )、CD4042 (四 D )等。中采用维持-阻塞式双 D触发器 ，图所示分别为其引线排列图，R 和 S 是异步置“0”端和异步置“1”端，D 为数据输入端，Q 为输出端，CP 为时钟脉冲输入端。 4547　BCD－七段译码/大电流驱动器 输入BCD码数据，输出驱动7段显示器；当BCD码超过1001后（即十进制数9），输出全为电平显示器数字消隐；为消隐信号，低电平有效。3、5脚为空脚。D、C、B、A为BCD码输入端，输出a、b、c、d、e、f、g为7段显示器驱动端。在额定输出电压值，驱动电流可达60mA左右。 　4线一7段译码器／驱动器CC14547的真值表 逻辑功能：消隐功能。当＝0时，输出Ya～Yg都为低电平0，各字段都熄灭，不显示数字。称 为低电平有效和消隐端数码显示。当＝1时，译码器工作。当D、C、B、A端输入8421BCD码时，译码器有关输出端输出高电平1，数码显示器显示与输入代码相对应的数字。如DCBA＝0110时，输出Yc＝Yd＝Ye＝Yf＝Yg＝1，显示数字6。其余类推。CC14547具有较大的输出电流驱动能力，可直接驱动半导体数码显示器或其它显示器件。七段显示译码器的分类及与七段数码显示器的配合七段显示译码器的分类输出高电平1有效，选用共阴接法的七段数码显示器输出低电平0有效选用共阳接法的七段数码显示器 40192中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟（CPu、CPD）输入，并具有清零和置数等功能，其引脚排列及逻辑符号如图9-2所示。 图9-2 CC40192引脚排列及逻辑符号 图中 —置数端 CPU—加计数端 CPD—减计数端 非同步进位输出端 —非同步借位输出端 D0、D1 、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端 CC40192（ 同74LS192，二者可互换使用）的功能表9-1，表9-1 输 入 输 出 CR CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 当CR为低电平，置数端也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。 当CR为低电平，为高电平时，执行计数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数CPU接高电平，计数脉冲由减计数端CPD输入，表9-2为8421码十进制加、减计数器的状态转换表。 输入脉冲数 0 1 2 3 4 5 6