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(原创)VHDL语法学习(1)--初步认识VHDL 对于简单的语法学习可以参照这个网站：/~ese201/vhdl/vhdl_primer.html#_Toc526061341有比较详细的讲解。VHDL是用来描述数字电路的, 可以简单的描述一个门电路,还可以甚至复杂到描述微处理器或者一个系统,但是无论描述的电路多么复杂,它的完整结构都是由Entity,Architecture,Configuration,Package和Library 5个部分。但是一般情况，程序中只要有Entity和Architecture就可以描述电路了。看下图是一个简单的VHDL程序构造图： 举一个简单的例子：ENTITY mux ISGENERIC( m:TIME := 1ns);PORT(d0,d1,sel: IN BIT;q:OUT BIT);ARCHITECTURE connect OF mux ISSIGNAL tmp: BIT;BEGINcale:PROCESS(d0,d1,sel)VARIABLE tmp1,tmp2,tmp3:BIT;BEGINtmp1:= d0 and sel;tmp2:= d1 and (not sel);tmp3:= tmp1 or tmp2;tmp = tmp3;q= tmp AFTER m;END PROCESS;END connect;知识点：1)关于GENERICGENERIC必须放在端口说明之前，用于指定参数。上面的例子中的语句指定了Architecture内的m的值为1ns。举个例子：tmp1:=d0 and sel AFTER m; 表示d0和sel两个输入信号相and之后，经过1ns延迟才送到tmp1。2)SIGNAL，VARIABLE，CONSTANT在例子中出现了SIGNAL和VARIABLE两种，有什么区别呢？SIGNAL是一种表示全局的量，用在ARCHITECTURE，PACKAGE，ENTITY中；SIGNAL赋值的时候要用=,和给Port赋值的时候方法一样；VARIABLE是表示局部量，用在PROCESS，FUNCTION，PROCEDURE；VARIABLE赋值的时候要用:=,这一点是很大的不同；CONSTANT是全局量，在上面提到的所有场合中都可以用。CONSTANT也是用:=来赋值的；3)关于VHDL的数据类型。VHDL数据类型VHDL是一种强数据类型语言。要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且相同数据类型的量才能互相传递和作用。VHDL数据类型分为四大类：1标量类型（SCALAR TYPE）；2复合类型（COMPOSITE TYPE）；3存取类型（ACCESS TYPE）；4文件类型（FILES TYPE）又分为：1预定义数据类型、2用户自定义数据类型1、VHDL的预定义数据类型1）布尔量（boolean）布尔量具有两种状态：false 和 true 常用于逻辑函数，如相等（=）、比较（）等中作逻辑比较。如，bit 值转化成boolean 值：boolean_var := (bit_var = ‘1’);2）位（bit）bit 表示一位的信号值。放在单引号中，如 ‘0’ 或 ‘1’。3）位矢量 （bit_vector）bit_vector 是用双引号括起来的一组位数据。如： “001100”? X“00B10B”4）字符（character）用单引号将字符括起来。variable character_var : character;... ...Character_var : = ‘A’;5）整数（integer）integer 表示所有正的和负的整数。硬件实现时，利用32位的位矢量来表示。可实现的整数范围为：-（231-1） to (231-1)VHDL综合器要求对具体的整数作出范围限定，否则无法综合成硬件电路。如：signal s : integer range 0 to 15;信号 s 的取值范围是0-15，可用4位二进制数表示，因此 s 将被综合成由四条信号线构成的信号。6）自然数（natural）和正整数（positive）natural是integer的子类型，表示非负整数。positive是integer的子类型，表示正整数。定义如下：subtype natural is integer range 0 tointeger’high;subtype positive is integer range 1 tointeg