电子钟毕业设计[VHDL设计报告].docVIP

基于VHDL的多功能数字钟设计报告 题目：多功能数字钟 姓名： 学号： 指导老师： 设计时间： VHDL的发展 硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。 早在1980年，因为美国军事工业需要描述电子系统的方法，美国国防部开始进行VHDL的开发。1987年，由IEEE（Institute of Electrical and Electro- nics Engineers）将VHDL制定为标准。参考手册为IEEE VHDL语言参考手册标准草案1076/B版，于1987年批准，称为IEEE 1076-1987。应当注意，起初VHDL只是作为系统规范的一个标准，而不是为设计而制定的。第二个版本是在1993年制定的，称为VHDL-93，增加了一些新的命令和属性。虽然有“VHDL是一个4亿美元的错误”这样的说法，但VHDL毕竟是1995年以前唯一制订为标准的硬件描述语言，这是它不争的事实和优势；但同时它确实比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。目前的看法是，对于特大型的系统级数字电路设计，VHDL是较为合适的。实质上，在底层的VHDL设计环境是由Verilog HDL描述的器件库支持的，因此，它们之间的互操作性十分重要。目前，Verilog和VDHL的两个国际组织OVI、VI正在筹划这一工作，准备成立专门的工作组来协调VHDL和Verilog HDL语言的互操作性。OVI也支持不需要翻译，由VHDL到Verilog的自由表达。 二、设计要求 基本要求： 1、24小时计数显示； 2、具有校时功能（时，分） ； 附加要求： 1、（）；LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CLOCK IS PORT ( CLK1:IN STD_LOGIC; CLK2:IN STD_LOGIC; R1:IN STD_LOGIC; R2:IN STD_LOGIC; scond:IN STD_LOGIC; HOUR:IN STD_LOGIC; MINI:IN STD_LOGIC; RESET:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); CHOICE:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END CLOCK; ARCHITECTURE behav OF CLOCK IS SIGNAL LED7:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL SLIP:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL a,b,c,d,e,f,g,h:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN --------------------------------------- PROCESS (CLK2) BEGIN IF CLK2EVENT AND CLK2=1 THEN IF SLIP111 THEN SLIP=SLIP+1; ELSE SLIP=000; END IF; CASE SLIP IS WHEN 000= CHOICELED7=a; WHEN 001= CHOICELED7=b; WHEN 010= CHOICELED7=c; WHEN 011= CHOICELED7=d; WHEN 100= CHOICELED7=e; WHEN 101= CHOICELED7=f;