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第一部分:组合逻辑电路 1:编码器: 写法1: LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CH4_1_2 IS PORT (A : IN STD_LOGIC_VECTOR(7 DOWNTO 0) ; EN : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR( 2 DOWNTO 0)) ; END CH4_1_2 ; ARCHITECTURE ENDEC_BEHAVE OF CH4_1_2 IS SIGNAL SEL : STD_LOGIC_VECTOR( 8 DOWNTO 0) ; BEGIN SEL = EN A ; WITH SEL SELECT Y= 000 WHEN 100000001 , 001 WHEN 100000010 , 010 WHEN 100000100 , 011 WHEN 100001000 , 100 WHEN 100010000 , 101 WHEN 100100000 , 110 WHEN 101000000 , 111 WHEN 110000000 , 000 WHEN OTHERS ; END ENDEC_BEHAVE ; 写法2: 利用卡诺图进行化简,求得布尔方程式: LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CH4_1_2 IS PORT (A : IN STD_LOGIC_VECTOR(7 DOWNTO 0) ; EN : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR( 2 DOWNTO 0)) ; END CH4_1_2 ; ARCHITECTURE ENDEC OF CH4_1_2 IS BEGIN Y(2) = (A(7) OR A(6) OR A(5) OR A(4)) AND EN ; Y(1) = (A(7) OR A(6) OR A(3) OR A(2) ) AND EN ; Y(0) = (A(7) OR A(5) OR A(3) OR A(1) ) AND EN ; END ENDEC ; 2:译码器: LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CH4_1_1 IS PORT (A : IN STD_LOGIC_VECTOR( 2 DOWNTO 0) ; EN : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR( 7 DOWNTO 0)) ; END CH4_1_1 ; ARCHITECTURE DEC_BEHAVE OF CH4_1_1 IS SIGNAL SEL : STD_LOGIC_VECTOR( 3 DOWNTO 0) ; BEGIN SEL(0) = EN ; SEL(1) = A(0) ; SEL(2) = A(1) ; SEL(3) = A(2) ; WITH SEL SELECT Y=WHEN 0001, WHEN 0011, WHEN 0101, WHEN 0111, WHEN 1001, WHEN 1011, WHEN 1101, WHEN 1111, WHEN OTHERS ; END DEC_BEHAVE ; 显示译码器: LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_ARITH.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; --**************************************** ENTITY CH4_3_1 IS PORT( A : IN UNSIGNED( 3 downto 0 ) ; BCD0
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