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* EDA技术 Verilog HDL数字系统设计技巧 Welcome to FPGA World 恰恰分频：任意整数和小数分频的Verilog实现 每个使用Verilog进行分频的常说的话： 分频器是FPGA设计中使用频率非常高的基本单元之一 1 尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计。 2 但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。 3 ？为什么流行 首先，这种方法可以节省锁相环资源； 其次，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 恰恰分频：任意整数和小数分频的Verilog实现 一、偶数倍分频的设计 偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数。当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。 module clk ( o_clk, i_clk, rst_n ); output o_clk； input i_clk； input rst_n； parameter N = N_even; // 设置偶数倍分频 parameter M = ?; // M=N/2-1 // bit_of_N: N_even的二进制位宽 reg [(bit_of_N - 1):0] cnt; // 计数器单元 reg o_clk； 恰恰分频：任意整数和小数分频的Verilog实现 // 上升沿计数: 0~(N-1) always @ (posedge i_clk, negedge rst_n) begin if (!rst_n) cnt = 0; else begin if (cnt == N-1) cnt = 0; else cnt = cnt + 1b1; end end 恰恰分频：任意整数和小数分频的Verilog实现 // 生成上升沿时钟 // 0~(N/2-1) ↑ - 1; (N/2)~(N-1) ↑ - 0 always @ (posedge i_clk, negedge rst_n) begin if (!rst_n) o_clk = 0; else begin if (cnt = M) o_clk = 1; else o_clk = 0; end end endmodule 恰恰分频：任意整数和小数分频的Verilog实现 恰恰分频：任意整数和小数分频的Verilog实现 二、奇数倍分频的设计 奇数倍分频也是通过计数器来实现。如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。这样，就在计数值邻近的1和2进行了两次翻转。如此便实现了三分频，其占空比为1/3或2/3。如果要实现占空比为50%的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。 恰恰分频：任意整数和小数分频的Verilog实现 图中所示是占空比为1:1的3分频电路原理图。 恰恰分频：任意整数和小数分频的Verilog实现 占空比3分频源代码 module divide3(clk,rst_n,clk_out); input clk,rst_n; output clk_out; reg qout1,qout2; reg [1:0] cnt1,cnt2; 恰恰分频：任意整数和小数分频的Verilog实现 always@(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt1=0; end else if(cnt1==2b10) begin cnt1=0; end else