Verilog HDL 数字系统设计及实践 第10章 Verilog设计与综合中的陷阱.pptVIP

10.8 复位电路设计问题与改进 // example_10_17 // 异步复位同步释放例子 module async_rst_sync_recover ( output o_rst_sync, input i_clk, input i_asyn_rst_n ); reg sync_rst_r0; reg sync_rst_r1; assign o_rst_sync = sync_rst_r1; always @(posedge i_clk or negedge i_asyn_rst_n) begin if (~i_asyn_rst_n) begin // 异步复位阶段 sync_rst_r0 = 1b0; sync_rst_r1 = 1b0; end else begin 10.8 复位电路设计问题与改进 sync_rst_r0 = 1b1; // 同步复位阶段 sync_rst_r1 = sync_rst_r0; end  end endmodule 图10.27 同步复位异步释放时序图 * 第10章 Verilog设计与综合中的陷阱 Verilog HDL 数字系统设计及实践 学习指南 知识目标】 （1） 理解并掌握阻塞语句与非阻塞语句区别 （2） 理解并掌握Always中敏感变量不完全时候产生的前后仿真不一致 （3） 理解并掌握锁存器的的无意识产生的几种情况（在使用if/case对组合逻辑描述、组合 逻辑反馈等），了解锁存器的危害所带来的危害。 （3） 了解组合逻辑反馈并注意在设计中避免组合逻辑反馈 （4） 了解for语句在可综合逻辑中的意义 （5） 理解优先级编码和并行编码的实现机制 （6） 理解同步复位和异步复位的实现原理及各自优点与缺陷危害 【技能目标】 （1） 学会通过好的设计规范避免出现前后仿真的不一致性 （2） 掌握Verilog综合中锁存器与寄存器的区别，能够通过代码分析锁存器，避免锁存器 的设计 （3） 学会使用for语句实现多个相同的逻辑块 （4） 学会根据需要设计具有优先级编码和并行编码的电路 （5） 学会同步复位和异步复位的设计，学会使用改进的复位电路进行设计 （6） 能够根据本章列举Design-Rule进行Verilog设计 学习指南 【重点难点】 （1） 阻塞语句与非阻塞语句区别，学习时，一定要仔细体会例子，并通过实际仿 真进行验证 （2） 锁存器的无意识综合是本章的另外一个难点，需要从电路角度了解其本质，并结合综合和仿真工具进行理解 （3） 复位电路设计是Verilog设计中比较容易忽略的问题，我们列出器陷进与改进，需要在学习中需要重点理解。 10.1 阻塞语句与非阻塞语句 通常在Verilog HDL设计规范中有两条著名的规范： Verilog HDL组合逻辑描述中使用Blocking赋值 Verilog HDL时序逻辑描述中使用Non-Blocking赋值 10.1.1阻塞语句 阻塞语句用操作符号（”=”）进行连接，起基本语法格式如下： 寄存器变量（reg）= 表达式/变量 阻塞语句包括两层含义：一是阻塞语句中RHS变量或者表达式的赋值不会被其他Verilog 语句打断，这就是说多个阻塞语句顺序出现是，前面的语句将会完全阻塞后面的动作， 直到前面语句被执行结束，即执行的顺序性。二是在语句中RHS对LHS赋值的动作不能 插入任何其他的动作，单步完成赋值。 10.1.2非阻塞语句 非阻塞语句用操作符号（”=”）进行连接，起基本语法格式如下： 寄存器变量（reg）= 表达式/变量 10.1 阻塞语句与非阻塞语句 非阻塞语句包括两层含义：一是在仿真开始时刻，计算非阻塞语句中RHS表达式的值，在仿真结束时刻才对LHS中变量进行更新。这就是说，在某一非阻塞语句的RHS和LHS的更新过程中，其他非阻塞Verilog语句的RHS表达式也可以被执行。二是对于一个含有多条非阻塞语句的进程中，前面的语句并不会阻塞后面语句的执行。 10.2 敏感变量的不完备性 图 10.7 Example_10_5电路综合结果 【例10.5】我们看下面的代码，这是一个用Verilog描述的一个7位加法器电路，对应的测试代码为tb_non_complete_sens_var，其