EDA课程设计——数字钟.doc免费

EDA设计报告 题 目： 数字钟 姓 名： 学 院： 专 业： 班 级： 学 号： 指导教师： 2010年6月7日 目录 一． 数字钟的设计目的 二． 数字钟设计的内容 三． 数字钟程序设计的思路 四． 数字钟设计的整体框图 五． 数字钟的下载和硬件测试 六． 心得体会 第一章 数字钟的设计目的 1.学习数字钟的设计方法 2.学习较复杂的的数字系统的设计方法 第二章 数字钟设计的内容 数字钟是数字电路中的一个典型应用，本设计实现数字钟的一些基本功能，能进行正常的时.分.秒计时功能，能实现整点报时功能，当计时达到59分52秒时开始报时，在59分52秒,59分,54秒,59分56秒,59分58秒时鸣叫，鸣叫的频率为500HZ，在到达59分60秒时最后一声整点报时，频率为1HZ。其外部接口及总体设计框图如图，包含control.sec.main.hour.sst五大模块。其中时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY control IS PORT( s:IN STD_LOGIC_VECTOR(5 DOWNTO 0); rst0,clk:IN STD_LOGIC; min1,min0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); sec1,sec0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); hour1,hour0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END; ARCHITECTURE one OF control IS SIGNAL min11,min00,sec11,sec00,hour11,hour00:STD_LOGIC_VECTOR(3 DOWNTO 0); COMPONENT con1 IS PORT(s,rst:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT con1; BEGIN u0:con1 PORT MAP(s=s(0),rst=rst0,q=sec00); u1:con1 PORT MAP(s=s(1),rst=rst0,q=sec11); u2:con1 PORT MAP(s=s(2),rst=rst0,q=min00); u3:con1 PORT MAP(s=s(3),rst=rst0,q=min11); u4:con1 PORT MAP(s=s(4),rst=rst0,q=hour00); u5:con1 PORT MAP(s=s(5),rst=rst0,q=hour11); PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN sec1=sec11; sec0=sec00; min1=min11; min0=min00; hour1=hour11; hour0=hour00; END IF; END PROCESS; END; 2.con1 模块：实现对按键数的统计，按键一次，计数器加1，如果大于9时，自动清零。 con1模块的VHDL源代码如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY con1 IS PORT(s,rst:IN STD_LOGIC; q:OUT STD_LOGIC_VECTO