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高 高速A/D转换器的时钟设计 美国国家半导体公司 速 应用注释 1558 James Catt A / D 2007年1月 转 换 极高速ADC (1GSPS) 需要低抖动的采样时钟，目的 由于总的抖动造成的SNR为： 器 是为了维持一定的信噪比 (SNR) 。这些8位和10位转换器最 的 时 优情况时的底噪是由量化噪声决定的。对于一个N位ADC对 一个满幅正弦波进行采样时，关于SNR (dB) 的著名表达式 为：SNR ＝6.02N ＋1.76。这设定了8位ADC在最佳情况的底 在给定目标SNR和ADC孔径抖动的情况下，得到最大可 钟 噪水平为-49.9 dBc。例如采样时钟上的抖动、ADC本身的孔 允许的时钟抖动为： 设 径抖动 (aperture jitter) 、ADC量化器中非线性导致的杂散分 计 量、和其他例如热噪声等内部噪声，这些因素都会降低底噪 水平。在本文中，我们关注根据PLL/VCO的特性来优化采样 时钟的策略。也就是说，通过最小化时钟抖动，进而将总的 集成相位噪声降到最低。 美国国家半导体公司的8位、1.5 GSPS转换器ADC08D1500 采样时钟的均方根 (RMS) 抖动和ADC 固有的RMS孔径 所具有的孔径抖动规格为400 飞秒 (fs.) 。使用该值以及 抖动的平方根之和等于总的有效抖动值。总的RMS抖动为： 748 MHz (fIN)的最大输入频率, 表1列出了为达到总抖动决定 的目标SNR所允许的具体采样时钟抖动值。 表1. 抖动SNR和可允许的时钟抖动以及总的SNR 由于量化噪声和抖动决定的总的SNR （dB ） 目标抖动 SNR (dB) 可允许的时钟抖动(fs.) (孔径抖动和时钟抖动) 54 142 48.5