毕业设计（论文）：基于VHDL的语音数字钟的设计.doc

毕业设计（论文） 题目: 基于VHDL的语音数字 钟的设计 学 院 物理科学与工程技术 专 业 电子信息 班 级 08电信 学 号 200812108120001 姓 名 陈世羽 指导老师 刘瑶老师 二O一一年 九 月 二十 日 摘 要 本设计主要研究基于VHDL的语音数字钟的设计，该数字钟具有年、月、日、时、分、秒计数显示功能，以24小时循环计数；具有校对功能、整点报时以及清零、使能功能。 本设计主要是在介绍了EDA及VHDL一些相关基本知识的基础上，最后通过仿真出时序图实现预定功能。VHDL EDA 数字钟图The Design?of?a Voice Digital Clock?Based?on?VHDL Abstract The design for a multi-functional digital clock, with a year, month, day, hours, minutes and seconds count display to a 24-hour cycle count; have proof functions and the whole point timekeeping function. The design is mainly the introduction of the EDA and some related basic knowledge of VHDL, based on the further use of EDA technology, hardware-description language VHDL description logic means for the system design documents, in MaxplusII tools environment, a top-down design, by the various modules together build a voice digital clock. Finally, a timing diagram of the simulation to achieve the intended function. Describes the key design principles and digital clock sub-module approach. Finally,by Max + plusII on timing simulation, debugging and running, by the hardware testing, the two systems designed are verified to realize the advanced design goal. Through this experimental design further enhances the ability of the digital clock works and EDA technology has a more thorough understanding. Keywords: VHDL EDA digital clock Simulation diagram 目 录 第一章 绪论 1 1.1选题背景 1 1.1.1课题相关技术的发展 1 1.1.2课题研究的必要性 2 1.2 课题研究的内容 2 第二章 EDA概述 3 2.1 EDA简介 3 2.2 可编程逻辑器件FPGA 3 2.3 硬件描述语言VHDL 4 2.3.1 VHDL的特点 5 2.3.2 VHDL的设计结构 6 2.3.3 VHDL的设计步骤 6 2.4 MAX+plusⅡ 概述 7 第三章 数字钟的设计要求及总体设计 8 3.1设计要求 8 3.2 总体设计 8 3.2.1设计框图 8 3.2.2设计原理图 9 3.3 设计原理 10 3.4各模块及其功能 10 3.5端口引脚名称 11 第四章 VHDL程序设计 12 4.1分频模块 12 4.2软件设计 13 4.2.1 SECOND模块 13 4.2.2 MINUTE模块 15 4.2.3 HOUR模块 17 4.2.4 扫描模块 18 4.2.5显示模块 20 4.2.6定时闹钟模块 21 4.2.7 日计数模块 23 4.2.8 月计数模块 25 4.2.9 年计数模块 27 4.3硬件测试及说明 30 4.3.1顶层模块